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出于某种原因，Vivado忽略了我的约束文件，当我尝试在tcl控制台中逐个输入约束时，我尝试分配的每个端口都会出现以下错误：
set_property PACKAGE_PIN T19 [get_ports AC_MCLK]警告：[Vivado 12-584]没有匹配的端口'AC_MCLK'.ERROR：[Common 17-55]'set_property'需要至少一个object.Resolution：如果[get_]用于填充 对象，检查以确保此命令至少返回一个有效对象。 正如您在下面的屏幕截图中看到的，AC_MCLK是我的程序框图中的有效端口。 我将约束文件设置为目标约束。 我也附上了约束文件。 语法错了吗？ ZYBO_Master.xdc 14 KB 以上来自于谷歌翻译 以下为原文 For some reason, Vivado is ignoring my constraints file and when I try to input the constraints one-by-one in the tcl console i get the following error for each port I try to assign: set_property PACKAGE_PIN T19 [get_ports AC_MCLK] WARNING: [Vivado 12-584] No ports matched 'AC_MCLK'. ERROR: [Common 17-55] 'set_property' expects at least one object. Resolution: If [get_ As you can see in the screenshot below AC_MCLK is a valid port in my block diagram. I have the constraints file set as the target constraints. I've attached the constraints file as well. Is the syntax wrong? 
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10个回答
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嗨@ cole.jepson，
Coud您尝试重新生成输出产品和BD的包装器（右键单击层次结构窗口中的BD）。 生成包装器后，请确保端口在其中。 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Hi @cole.jepson, Coud you try to regenerate the output products and the wrapper for the BD (right click on the BD in the hierarchy window). After generating the wrapper, make sure that the port is in it. Regards, Florent Florent Product Application Engineer - Xilinx Technical Support EMEA ------------------------------------------------------------------------------------------------------------------------ Don't forget to reply, kudo, and accept as solution. View solution in original post |
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嗨@ cole.jepson，
在综合或实施过程中是错误的吗？ 如果是在合成期间，您可以尝试将xdc文件设置为仅用于实现。 希望有所帮助， 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 以上来自于谷歌翻译 以下为原文 Hi @cole.jepson, Is it an error during synthesis or implementation? If it is during synthesis you can try to set the xdc file as used only for implementation. Hope that helps, Regards, Florent Florent Product Application Engineer - Xilinx Technical Support EMEA ------------------------------------------------------------------------------------------------------------------------ Don't forget to reply, kudo, and accept as solution. |
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在综合期间出现警告，当我在实现或综合中检查I / O规划窗口时，端口尚未放置在封装引脚上。
以上来自于谷歌翻译 以下为原文 The warnings appear during synthesis and when I check the I/O Planning window in either implementation or synthesis the ports have not been placed on package pins. |
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嗨@ cole.jepson，
你能分享一下合成日志吗？ 如果打开合成设计，是否仍然可以看到端口？ 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 以上来自于谷歌翻译 以下为原文 Hi @cole.jepson, Could you share you synthesis log? If you open the synthesized design, do you still see the ports? Regards, Florent Florent Product Application Engineer - Xilinx Technical Support EMEA ------------------------------------------------------------------------------------------------------------------------ Don't forget to reply, kudo, and accept as solution. |
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@ cole.jepson，
打开合成设计，只需在TCL控制台中运行“get_ports”命令，即可知道工具识别的端口是什么。 --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- 以上来自于谷歌翻译 以下为原文 @cole.jepson, Open the synthesized design and just run "get_ports" command in TCL console to know what are ports identified by tool. --Syed --------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. --------------------------------------------------------------------------------------------- |
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端口不会出现在综合或实现中。
我尝试了它，只有实现勾选了相同的结果。 这是合成日志吗？ 合成日志在哪个目录下？ runme.log 168 KB 以上来自于谷歌翻译 以下为原文 The ports do not show up in synthesis or implementation. I tried it with only implementation ticked with the same result. Is this the synthesis log? Under which directory is the synthesis log? |
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我使用了get_ports命令，就像我想的那样，只列出了DDR和FIX_IO_mio引脚。
我的约束文件/ bd中声明的所有端口都没有列出。 以上来自于谷歌翻译 以下为原文 I used the get_ports command and, just as I thought, only DDR and FIX_IO_mio pins are listed. None of my ports declared in my constraints file/bd are listed. |
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嗨@ cole.jepson，
Coud您尝试重新生成输出产品和BD的包装器（右键单击层次结构窗口中的BD）。 生成包装器后，请确保端口在其中。 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx技术支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 以上来自于谷歌翻译 以下为原文 Hi @cole.jepson, Coud you try to regenerate the output products and the wrapper for the BD (right click on the BD in the hierarchy window). After generating the wrapper, make sure that the port is in it. Regards, Florent Florent Product Application Engineer - Xilinx Technical Support EMEA ------------------------------------------------------------------------------------------------------------------------ Don't forget to reply, kudo, and accept as solution. |
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我重新生成了输出产品并重新生成了包装器。
端口不会出现在最高级别的zybo_wrapper verilog文件中，但它们确实出现在zybo - STRUCTURE（zybo.vhd）文件的组件声明中。 顶级包装器是否在verilog中并且zybo文件是否在VHDL中是否重要？ 如果我只是手动将它们添加到顶部Verilog文件将有效吗？ 以上来自于谷歌翻译 以下为原文 I regenerated output products and regenerated the wrapper. The ports do not appear in the highest level zybo_wrapper verilog file but they do appear in a component declaration in the zybo - STRUCTURE (zybo.vhd) file. Does it matter that the top-level wrapper is in verilog and the zybo file is in VHDL? If I just manually add them to the top Verilog file will that work? |
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我想我可能在改变之后将语言设置从Verilog改为VHDL。
似乎有Verilog和VHDL包装器。 我将VHDL包装器设置为顶部并执行实现。 希望这是问题所在。 以上来自于谷歌翻译 以下为原文 I think I might have changed the language settings from Verilog to VHDL after changing things. It appears that there is both a Verilog and VHDL wrapper. I set the VHDL wrapper to the top and am performing implementation. Hopefully this was the problem. |
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