[问答]

时序约束会影响乘法器的位宽吗？

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问答对人有帮助，内容完整，我也想知道答案 0 遇到的情况是这样的：最近在用图像采集卡做图像算法实现，采集卡中只有算法实现部分需要用户自己编写，时序约束也都是厂商设置好的。算法中使用的乘法器位宽为16bits12bits，但在布局布线时会提示不满足时序约束。换做8bits12bits后就不会再有报错。请问，时序约束会对乘法器的位宽影响这么大吗？（芯片是virtex2p）求高手支招 0
2013-9-11 12:11:18　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报 kittyonly777 相关推荐 • 怎么设计基于FPGA的WALLACETREE乘法器？ 1721 • Altera FPGA内置的乘法器为何是18位的？ 626 • AVR的硬件乘法器8X8的吗？ 1154 • 乘法器 5453 • 硬件乘法器是怎么实现的？ 353 • 怎么实现32位浮点阵列乘法器的设计？ 1599 • FPGA乘法器设计 4593 • 如何设计用于PFC的模拟乘法器？ 1325 • 用VHDL做软乘法器怎么做？ 3514 • 如何去实现一个2位二进制乘法器的设计呢 3510 1个回答

答案对人有帮助，有参考价值 0 不是时序约束影响位宽，而是乘法器的位宽过大时，会增加逻辑延时，导致当前的时序约束下的布局布线不能通过

2013-9-25 09:33:57 评论举报 qunbazinga