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如果我正确理解您的问题，Virtex 5不会增加5ns延迟。
时序约束指定了与Sysclk同步的数据的性质：它将在时钟前5 ns到达并保持16 n的有效。约束用于确保满足这些设置和保持要求（或者如果它们发出警告 不能）。 如果您确实需要延迟输入信号，那么您可以使用结构逻辑，IDELAY，长PCB跟踪等。 你有没有在PLD博客上阅读奥斯汀的时间限制指南？ |
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感谢您的意见。
我还没有理解。如果时钟和数据同时到达Virtex的PAD（会有设置违规），并且我添加了这个约束，结果是：“数据在时钟前5 ns到达”。 这个约束为修复设置违规做了什么？ 我没看过Austin的时间限制指南，我会稍后再做，我知道他是专家。 克里斯 |
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如果您的时钟和数据确实同时到达并且无法正常实现，则添加约束将不会修复设置时间违规。
如果确实有5ns的数据设置时间，设计将只能可靠地工作 - 您仍然需要更改与FPGA接口的东西。 也许通过周期约束可以更容易地想象发生了什么。 您希望设计以200 MHz运行，但工具表示它只能达到50 MHz。 因此，您将约束降低到40 MHz并且错误消失。 但是，如果您以200 MHz的频率运行设计，它将无法正常工作。 |
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