[问答]

Virtex5上的DCM系列CLKFX值为空

问答对人有帮助，内容完整，我也想知道答案 0 我需要在Virtex 5 xupv5-lx110t上从125 Mhz的频率获得32,73707 Mhz的时钟频率。为此，我想使用串联的3个DCM，具有不同的乘法M和分裂D因子。问题是，当我使用2个以上的DCM时，最后一个DCM的CLKFX值为空。我测量了外部引脚的结果。有人能帮助我吗？以上来自于谷歌翻译以下为原文 I need to obtain a clock frequency of 32,73707 Mhz from a frequency of 125 Mhz on a Virtex 5 xupv5-lx110t. To do this I thought to use 3 DCMs in series with different multiplicative M and divisive D factors. The problem is that when I use more than 2 DCMs the last DCM has a null CLKFX value. I measured the result from external pins. could someone help me? 0
2018-10-23 10:33:04　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答举报 h1654155275.5795 相关推荐 • Virtex4 / 5 DCM开关问题如何解决 723 • 怎么将值分配给DCM_SP的CLKFX_DIVIDE 1887 • 请问可以使用PLL和BUFG来驱动Virtex5中的OSERDES吗？ 1199 • Virtex5无法正确读取XCF32P是为什么？ 1564 • IDDR最大速度为virtex5 sx95t 2054 • 求virtex5与部分重新配置教程? 556 • DCM_ADV的Fout超过dcm的范围 1996 • DCM不同的时钟信号会改变clk0的频率 2838 • 请问Virtex-5通过DRP动态重新配置DCM？ 985 • DCM阶段溢出状态位问题谁来解答一下 894 1个回答

答案对人有帮助，有参考价值 0 T，不会工作（永远）。我们不支持使用DFS模式级联DCM。我建议你使用直接数字频率合成器（DDFS）。这可以使用DSP48模块作为加法累加器来构建。或者它可以从CLB构建。 http://www.google.com/url?sa=t&rct=j&q=&esrc=s&source=web&cd=2&cad=rja&uact=8&ved=0CDAQFjAB&url= HTTP％3A％2F％2Fwww.xilinx.com％2Fproducts％2Fintellectual属性％2FDirect_Digital_Synthesizer.htm＆安培; EI = RSFIU_SZBYrKsQTYxYGACw＆安培; USG = AFQjCNHulElf7pttMy3L8kKoJtTw ... Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译以下为原文 t, Won't work (ever). We do not support cascading DCM's using the DFS mode. I suggest you use a direct digital freqewncy synthesizer (DDFS). This can be built using the DSP48 block as an adder-accumulator. Or it can be built from CLB's. http://www.google.com/url?sa=t&rct=j&q=&esrc=s&source=web&cd=2&cad=rja&uact=8&ved=0CDAQFjAB&url=http%3A%2F%2Fwww.xilinx.com%2Fproducts%2Fintellectual-property%2FDirect_Digital_Synthesizer.htm&ei=RSFIU_SZBYrKsQTYxYGACw&usg=AFQjCNHulElf7pttMy3L8kKoJtTw... Austin Lesea Principal Engineer Xilinx San Jose

2018-10-23 10:45:52 评论举报潘晶燕