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在布局和布线期间，我收到以下错误...我很困惑因为cpu_gpio_inputs_0_reg是我的SOPC系统的IO但是现在没有连接到任何东西，即它在我的设备上没有IO bank。
错误：地点：866 - 没有足够的有效部位放置以下IOB的：IO标准：名称= LVCMOS25，VREF = NR，VCCO = 2.50，TERM = NONE，DIR =双向，DRIVE_STR = 12 cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg cpu_gpio_inputs_0_reg 这可能是由于设备上可用站点数量不足，禁止站点过多，或者I / O标准不兼容，或者范围受限于具有有效站点的I / O Bank。 这种情况可以通过以下一个（或全部）动作来解决：a）通过使用LOC或范围约束将类似标准的IOB分组到最小量的I / O Bank中。 b）如果可能，通过选择较低容量的I / O Bank，为特殊IOB最大化可用的I / O Bank资源。 c）如果适用，减少用户禁止站点的数量或使用更大的设备。 以上来自于谷歌翻译 以下为原文 During place and route, i get the following error... I am confused because the cpu_gpio_inputs_0_reg is an IO of my SOPC system but not connected to anything right now, i.e. it goes to no IO banks on my device. ERROR:Place:866 - Not enough valid sites to place the following IOBs: IO Standard: Name = LVCMOS25, VREF = NR, VCCO = 2.50, TERM = NONE, DIR = BIDIR, DRIVE_STR = 12 cpu_gpio_inputs_0_reg<0> cpu_gpio_inputs_0_reg<1> cpu_gpio_inputs_0_reg<2> cpu_gpio_inputs_0_reg<3> cpu_gpio_inputs_0_reg<4> cpu_gpio_inputs_0_reg<5> cpu_gpio_inputs_0_reg<6> cpu_gpio_inputs_0_reg<7> cpu_gpio_inputs_0_reg<8> cpu_gpio_inputs_0_reg<9> cpu_gpio_inputs_0_reg<10> cpu_gpio_inputs_0_reg<11> cpu_gpio_inputs_0_reg<12> cpu_gpio_inputs_0_reg<20> cpu_gpio_inputs_0_reg<13> cpu_gpio_inputs_0_reg<21> cpu_gpio_inputs_0_reg<14> cpu_gpio_inputs_0_reg<22> cpu_gpio_inputs_0_reg<30> cpu_gpio_inputs_0_reg<15> cpu_gpio_inputs_0_reg<23> cpu_gpio_inputs_0_reg<31> cpu_gpio_inputs_0_reg<16> cpu_gpio_inputs_0_reg<24> cpu_gpio_inputs_0_reg<17> cpu_gpio_inputs_0_reg<25> cpu_gpio_inputs_0_reg<18> cpu_gpio_inputs_0_reg<26> cpu_gpio_inputs_0_reg<19> cpu_gpio_inputs_0_reg<27> cpu_gpio_inputs_0_reg<28> cpu_gpio_inputs_0_reg<29> This may be due to either an insufficient number of sites available on the device, too many prohibited sites, or incompatible I/O Standards locked or range constrained to I/O Banks with valid sites. This situation could possibly be resolved by one (or all) of the following actions: a) Grouping IOBs of similar standards into a minimum amount of I/O Banks by using LOC or range constraints. b) Maximizing available I/O Banks resources for special IOBs by choosing lower capacity I/O Banks if possible. c) If applicable, decreasing the number of user prohibited sites or using a larger device. 
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6个回答
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首先，自Virtex 2 / Spartan 3以来，Xilinx器件中没有内部三态。
因此，这些信号是双向的这一事实是问题所在。 唯一的双向类型 可用的缓冲区是一个IOB结构，正如我所说的那样，它意味着一个引脚（尽管它可能是未绑定的）。 BIDIR的唯一合法连接是直接或通过简单的FPGA引脚 没有任何三通连接的模块端口链（分支）。 因此，您需要一个具有更多IOB的设备，或者您需要将GPIO接口更改为 使用单向信号供内部使用。 - Gabor - Gabor 在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 First of all, there are no internal tristates in Xilinx devices since Virtex 2 / Spartan 3. So the fact that these signals are bidirectional is the problem. The only type of bidirectional buffer available is an IOB structure, which as I said implies a pin (although it could be unbonded). The only legal connection for a BIDIR is to the FPGA pin, either directly or through a simple chain of module ports without any tee connections (branching). So either you need a device with more IOB's or you need to change the GPIO interface to use unidirectional signals for internal use. -- Gabor -- GaborView solution in original post |
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您无需连接到设计的顶级端口即可在FPGA上定义引脚。
如 只要有输入或输出缓冲器（IBUF，IBUFG，OBUF，IOBUF ......），FPGA引脚就是 假定。 如果这些GPIO引脚供内部使用，您可能需要确保这一点 它们是单向的，最好连接到某些内部元素。 - Gabor - Gabor 以上来自于谷歌翻译 以下为原文 You don't need to connect to a top level port of the design to define a pin on the FPGA. As long as there is an input or output buffer (IBUF, IBUFG, OBUF, IOBUF, ...) the FPGA pin is assumed. If these GPIO pins are intended for internal use, you may need to ensure that they are unidirectional and preferably hooked up to some internal element. -- Gabor -- Gabor |
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如果该向量是组件的输入，则不应假设FPGA引脚。
向量不会进入顶级实体。 我可以选择将所有32位连接到我设计的其他内部comopnent。 以上来自于谷歌翻译 以下为原文 the FPGA pin shouldn't be assumed if this vector is an inout of a component though. the vector does not make to the top level entity. i may choose to connect all 32-bits to some other comopnent internal to my design. |
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首先，自Virtex 2 / Spartan 3以来，Xilinx器件中没有内部三态。
因此，这些信号是双向的这一事实是问题所在。 唯一的双向类型 可用的缓冲区是一个IOB结构，正如我所说的那样，它意味着一个引脚（尽管它可能是未绑定的）。 BIDIR的唯一合法连接是直接或通过简单的FPGA引脚 没有任何三通连接的模块端口链（分支）。 因此，您需要一个具有更多IOB的设备，或者您需要将GPIO接口更改为 使用单向信号供内部使用。 - Gabor - Gabor 以上来自于谷歌翻译 以下为原文 First of all, there are no internal tristates in Xilinx devices since Virtex 2 / Spartan 3. So the fact that these signals are bidirectional is the problem. The only type of bidirectional buffer available is an IOB structure, which as I said implies a pin (although it could be unbonded). The only legal connection for a BIDIR is to the FPGA pin, either directly or through a simple chain of module ports without any tee connections (branching). So either you need a device with more IOB's or you need to change the GPIO interface to use unidirectional signals for internal use. -- Gabor -- Gabor |
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thesecpu_gpio_inputs_0_reg是您当前顶级模块的端口吗？
如果是这样，即使您没有将任何逻辑连接到这些端口，它们也被视为顶级IO，并且每个都将分配一个FPGA焊盘。 检查MAP报告中的资源，IOB利用率是否超过100％？ 维维安 以上来自于谷歌翻译 以下为原文 Are these cpu_gpio_inputs_0_reg the ports of your current top level module? If so, even you don't connect any logic to these ports, they're treated as to be top level IOs and will be assigned with one FPGA pad each. Check the resource uilization in your MAP report, does the IOB utilization exceed 100%? Vivian |
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感谢helpGabor。
我们没有将gpio_inputs连接到任何东西（内部或其他），所以我很惊讶它们必须被放置。 无论如何，它让我问 - 为什么GPIO INPUT实现为INOUT？ 对于我们的SOPC具有的GPIO输出外设，情况并非如此...... -kevin 以上来自于谷歌翻译 以下为原文 thanks for the help Gabor. we don't have the gpio_inputs connected to anything (internal or otherwise) so i'm surprised that they have to be placed still. Anyway, it leads me to ask - why are the GPIO INPUTs implemented as INOUTs? The same isn't true for the GPIO output peripheral that our SOPC has... -kevin |
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只有小组成员才能发言，加入小组>>
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