[问答]

IOB / BUFGCTRL时钟元件对发生错误

问答对人有帮助，内容完整，我也想知道答案 0 大家好，我验证了顶点6上的系统。我看到一个问题如下： - 我使用时钟PLL，输入差分时钟200Mhz，输出50Mhz。 - 我有一个I / O NET“utmi8_clk_60mhz”LOC =“E32”; 时钟从外部输入到系统中。当我运行编译到“地图”部分有一个错误发生如下：警告：放置：1154 - 已发现时钟IOB / BUFGCTRL时钟组件对未放置在最佳时钟IOB / BUFGCTRL站点对。时钟IOB组件放置在现场。相应的BUFGCTRL组件放置在现场。如果a）将IOB放置在具有到所有BUFGCTRL站点的最快专用路径的全局时钟能够的IOB站点上，或者b）将IOB放置在本地上，则时钟IO可以使用IOB和时钟缓冲器之间的快速路径。具有时钟功能的IOB站点，在其设备的一半（TOP或BOTTOM）中具有专用于BUFGCTRL站点的快速路径。您可能想要分析存在此问题的原因并进行更正。这通常是一个错误，但CLOCK_DEDICATED_ROUTE约束已应用于COMP.PIN，允许您的设计继续。此约束禁用与指定的COMP.PIN相关的所有时钟布局器规则。强烈建议不要使用此覆盖，因为它可能导致非常差的计时结果。 Plz，帮我解决这个问题！谢谢＆amp; 最好。 Dang Khoa 0
2019-9-6 10:33:30　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答举报王燕相关推荐 • 似乎没有检测到“CLOCK_DEDICATED_ROUTE = FALSE”约束是怎么回事 6524 • 如何在ucf文件中配置BUFGCTRL？ 2940 • 请问如何锁定与支持时钟的IO引脚相关的ibufg和bufg？ 2571 • 为什么PLL需要在不同的时钟区域？ 2568 • 使用vivado 2015.4为什么需要将BUFG放在设备的同一半侧？ 4405 • 将Clock引脚连接到BUFG时出现错误的解决办法？ 1527 • ISE和EDK 12.3错误：PhysDesignRules：1452不支持的PLL_ADV配置 4039 • Virtex 5 FX70T BUFGCTRL组件切换限制失败约束的原因？ 1485 • Virtex 6 MMCM输入时钟源问题怎么解决 2188 • 请问FPGAXCKU085FLVA1517-2-e的哪个引脚连接到系统时钟？ 2452 2个回答

答案对人有帮助，有参考价值 0 看起来您已经找到了另一种解决方案，因为您的“错误”已经减少为警告。除非您在Place＆amp; Route中出现错误（“此设计不可路由......”），否则您可以按原样使用该引脚。但是，您需要了解使用此引脚的后果。从引脚到引脚的延迟全局缓冲区（BUFGMUX）比具有时钟功能的引脚长。这意味着你可能有使用此时钟采样的输入保持时间问题。也因为时钟路由不专用，输入和输出的时间可能会从构建变为构建，也是如此从零件到零件，温度和电压变化 - 即使您输入和输出注册在IOB中。您可以使用DCM或PLL添加来解决此问题负相移到60 MHz时钟，但由于时钟插入延迟的变化较大你可能没有一个非常好的采样窗口。 - Gabor

2019-9-6 11:09:20 评论举报杨玲