完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
6151
|
FPGA的DCM模块，40MHz时钟输入，得到clkout1 40MHz，clkout2 60MHz，clkout1 120MHz。 对40MHz时钟添加了约束，系统不是会自动对三个输出时钟进行约束的吗？ 
编译后发现只对clkout1 40MHz，clkout2 60MHz进行了约束？ 这样是对的吗？ 请各位指点一二，谢谢。 
0
|
|
相关推荐
4个回答
|
|
|
是锁相环吗？如果不是锁相环要自己用generate clock来约束，如果是用drive all神马来着 ，记不起来了，网上能找到！
|
|
|
|
|
|
谢谢！  我这个是xilinx系列的clocking wizard得到的dcm，也是属于锁相环。百度drive all 应该是针对altera公司的。请问针对xilinx怎么解决呢？ |
|
|
2017-5-25 21:22:00
评论
|
|
|
好像也有一个类似的指令把，具体记不清了，你百度一下吧！
|
|
|
|
|
|
|
|
|
2017-5-27 11:29:00
评论
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
1333 浏览 1 评论
助力AIoT应用：在米尔FPGA开发板上实现Tiny YOLO V4
1041 浏览 0 评论
2408 浏览 1 评论
2113 浏览 0 评论
矩阵4x4个按键，如何把识别结果按编号01-16（十进制）显示在两个七段数码管上？
2376 浏览 0 评论
1874 浏览 49 评论
6010 浏览 113 评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
淘帖
5528
