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嗨，我是初学者，在FPGA上设计系统。
我检查了我的输出没有生成，所以我想要。 我有5个子模块，它们具有来自相同输入的时钟。 据我所知，考虑到不同金属与时钟输入的不同延迟，应对每个子模块进行时钟缓冲。 但在我的原理图中，我检查了所有子模块的时钟都没有缓冲区。 图中的蓝线是我的时钟。 我应该添加任何约束吗？ 我为所有顶级模块的输入和输出添加了时序约束。 
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我用Vivado。
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嗨@ kbj1213，
由于没有缓冲区，净延迟将是时钟路径的延迟。 你能详细说明吗？ “据我所知，考虑到不同金属与时钟输入的不同延迟，应该为每个子模块进行时钟缓冲。” 谢谢，Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
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