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李裕伦

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他的提问 39 他的回答 316 去回答

回答了问题 2018-10-22 12:30

Vivado2013.3实现失败

freexhd

从日志中，它似乎停留在第3阶段初始路由。是Windows还是Linux机器？你可以再跑一段时间吗？以上来自于谷歌翻译以下为原文 From the log, it seems to be stuck at Phase 3 Initial Routing. Is it Win ...
回答了问题 2018-10-22 12:11

Vivado2013.3实现失败

freexhd

嗨Vinod 这些都是警告。你能附上你的日志吗？ http://www.xilinx.com/support/answers/57408.html 问候 Sikta 以上来自于谷歌翻译以下为原文 Hi Vinod These are all warnings. Can you attach your log? ht ...
回答了问题 2018-10-22 11:54

Vivado2013.3实现失败

freexhd

这些是警告，而不是错误。你有路由器吗？检查impl_1运行文件夹。您是否拥有有效的比特流生成许可证？以上来自于谷歌翻译以下为原文 These are warnings and not errors. Did you get a routed dcp? Check in ...
回答了问题 2018-10-22 11:47

Virtex-6 FPGA上的可重配置LUT无法打包

ZQW发烧友

是的约束仅适用于FF或寄存器。这不适用于LUT。 LUT只会被打包成片。以上来自于谷歌翻译以下为原文 Yes the constraint is only for FF or registers. This is not applicable to LUTs. LUTs will be packed in ...
回答了问题 2018-10-22 11:10

Virtex-6 FPGA上的可重配置LUT无法打包

ZQW发烧友

理想情况下，该工具会尝试将寄存器打包到IOB中以改善时序。你能尝试将HDL属性/约束用于IOB SET AS FALSE吗？将触发器NOT拉入IOB的一种方法是在实例化的触发器上使用IOB = FALSE属性; 这将应用于实例名称： INST IOB ...
回答了问题 2018-10-19 19:57

当MAP进入阶段10.8时分频器就会挂断

60user23

目前，重点是解决Vivado中的问题。因此，Vivado的采用有很大的推动力。但是如果设计在ISE中挂起并且没有可以解决此问题的开关，请随时告诉我们。我们很乐意提供帮助。问候 Sikta 以上来自于谷歌翻译以下为原 ...
回答了问题 2018-10-19 15:19

IO计数和GT与2014.2不同？

7vyydyfwef

是的，这两个错误都被提交了。希望有所帮助。问候 Sikta 以上来自于谷歌翻译以下为原文 Yes the bug was filed for both. Hope that helps. Regards Sikta
回答了问题 2018-10-19 15:10

Xilinx应用程序内存不足

minwayson

嗨，请尝试以下..对于Windows 7，您必须使用BCDEDIT命令增加用户模式虚拟地址空间，如下所示：BCDEDIT / set increaseuserva如果要将其增加到3GB：BCDEDIT / set increaseuserva 3072.更多信息，请参阅Microsoft网 ...
回答了问题 2018-10-19 15:10

从EDIF开始并接收翻译失败

四哥201311

感谢更新。请标记线程已关闭。问候 Sikta 以上来自于谷歌翻译以下为原文 Thanks for the update. Please mark the thread closed. Regards Sikta
回答了问题 2018-10-19 15:09

如何通过特定的开关盒手动路由信号

alisakong

FPGA编辑器可用于手动修改和现有的路由设计（.ncd）。文档在这里： HTTP：//www.xilinx.com/support/documentation/sw_manuals/help/iseguide/mergedProjects/fpga_editor/fpga ... 请参阅设计流程/放置和路由关键 ...
回答了问题 2018-10-19 15:08

是否设置可以限制regiaters之间的组合逻辑级别的数量

陈涛少01

嗨Anil， Vivado Synthesis存在一个已知问题，在2013年为包含由LUT分隔的进位链的FSM添加了太多级别的逻辑。您使用的是哪个版本的工具？你在说什么样的逻辑？比较？问候 Sikta 以上来自于谷歌翻译以下为原文 ...
回答了问题 2018-10-19 14:48

IO计数和GT与2014.2不同？

7vyydyfwef

嗨，是的，你的观察是对的。 CR 794250已于2014.2提交。在利用率报告中，IO和GT部分显示CHANNEL单元格总数，但不显示COMMON。 COMMON总数出现在报告后面的“基元”部分中。这将根据开发决策在未来版本中修复。 ...
回答了问题 2018-10-19 14:42

IO计数和GT与2014.2不同？

7vyydyfwef

嗨，是的，你的观察是对的。 CR 794250已于2014.2提交。在利用率报告中，IO和GT部分显示CHANNEL单元格总数，但不显示COMMON。 COMMON总数出现在报告后面的“基元”部分中。这将根据开发决策在未来版本中修复。 ...
回答了问题 2018-10-18 18:24

FPGA编辑器是否有限制为包含嵌入式处理器的设计生成比特流？

苏州名之卓

@rikusleroux 您是否尝试过相同的步骤？请更新。问候 Sikta 以上来自于谷歌翻译以下为原文 @rikusleroux Did you try with the same steps?Kindly update. Regards Sikta ...
回答了问题 2018-10-18 18:11

FPGA编辑器是否有限制为包含嵌入式处理器的设计生成比特流？

苏州名之卓

打开FED并放置并路由ncd，pcf并更改模式以进行读写。我在ISE 14.7中运行它。问候 Sikta 以上来自于谷歌翻译以下为原文 Opened FED with placed and routed ncd , pcf and changed the mode to read and write. ...

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