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刘鹏

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他的提问 31 他的回答 431 去回答

回答了问题 2019-4-2 12:55

WebCase系统不再存在？

jdstftwef

@trenz-al我认为自上次更改以来，这是您第一次访问SR页面。等待几分钟，如果您仍有问题，请告诉我们 -Pratham ------------------------------------------------ ---------------------------------------------- ...
回答了问题 2019-4-2 12:15

WebCase系统不再存在？

jdstftwef

@trenz-alWebcase被称为服务请求的东西改了。转到suppprt并单击打开服务请求 -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请如果提供的 ...
回答了问题 2019-4-2 11:45

WebCase系统不再存在？

jdstftwef

@trenz-al我认为自上次更改以来，这是您第一次访问SR页面。等待几分钟，如果您仍有问题，请告诉我们 -Pratham ------------------------------------------------ ---------------------------------------------- ...
回答了问题 2019-4-2 10:17

代码在fpga中给出错误的结果

嘻嘻爱哈哈

@ koyel81什么不行？你做过路线后时序模拟吗？要附加多个文件，我建议您将其存档为zip并附加 -Pratham ------------------------------------------------ ----------------------------------------------请注意 ...
回答了问题 2019-4-1 14:26

检查FPGA的FPGA功能和I/O引脚的方法

wonick

@ sg1在线程关闭后创建一个新帖子（如果问题类似于讨论的线程，你可以指向线程）。这个设计在模拟中有效吗？如果是，请插入chipcope并检查。 -Pratham ------------------------------------------------ ------- ...
回答了问题 2019-4-1 08:28

fpga板上的输出引脚状态是什么

w525170414

@homgim 使用JB [1]电路板作为示例＃IO_L1P_T0_AD0P_15 Sch = *** [1]，如果JB [1]在xdc文件中被注释掉而未在Verilog中声明，我会看到什么电压？ - >正如@ mcgettt所说的那样依赖于你在生成比特流时使用的设置。我 ...
回答了问题 2019-3-29 10:16

请问高灵敏度用什么传感器好？

chinarensz

MPU6050可以不?
回答了问题 2019-3-28 15:17

创建测试平台波形时出错

ujuwefwf

你好，你有没有参考这个AR？http：//www.xilinx.com/support/answers/14030.html如果你仍然坚持同样的问题，请在这里发布你的代码 -Pratham ------------------------------------------------ ------------------- ...
回答了问题 2019-3-27 06:35

xilinx是否支持MASTER BPI FLASH进行BPI配置

云云云3

嗨@sanjualias，请参阅此UG以了解支持的闪存（第156页） http://www.xilinx.com/support/documentation/sw_manuals/xilinx2014_4/ug908-vivado-programming-debugging.pdf -Pratham ------------------------------ ...
回答了问题 2019-3-25 08:12

用Stlink-V2下载STM32不成功

e085086068

请问怎么添加flash？？
回答了问题 2019-3-25 07:53

用Stlink-V2下载STM32不成功

e085086068

但是没办法仿真调试啊。。
回答了问题 2019-3-22 10:00

请问PCB边沿导电怎么设置？

lzongpuliu

但是板子侧面厚度那一部分应该没有敷铜或者镀锡吧
回答了问题 2019-3-15 10:39

请问TFT彩屏怎么实时显示波形？

shuoabtian

额，谢谢给了思路，我去试试吧，现在关键是彩屏上画线我感觉有问题，因为程序不是很看得懂。。
回答了问题 2019-3-7 14:43

顺序类型在块中未连接

huangjulan55

您好，如果您可以按预期看到运行翻译后模拟，那么这种警告可以被忽略.Regards，Pratham -Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 ...
回答了问题 2019-3-7 14:27

verilog UDP无法转换为项目

过路人_1024

你好我可以看到UDP不在主模块中，请将更改作为跟随原则udp_xor2（o，a，b）;输入a，b;输出o;表// ab：o0 0：0; 0 1：1 ; 1 0：1; 1 1：0; endtableendprimitivemodule bin_to_gray_udp（b3，b2，b1，b0，g3，g2，g1 ...

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