完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
大家好
我正在为一些设计拧干控制块。 验证没有控制块的设计是否正常工作。 但现在它显示有些引脚未连接。 但在RTL视图中，这些是正确连接的。 任何人都可以帮助我。 越早越好。 这些都是警告 警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点 在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。 警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点是un 在块中连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接.WARNING ：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。 警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。警告：Xst：2677 - 顺序类型的节点在块中未连接。 我在这附上我的代码。 找到那个代码 谢谢 1111111.txt 9 KB 以上来自于谷歌翻译 以下为原文 HI all i am wring control block for some design. verified that design with out control block is working properly. but now it is showing that there are some pins are unconnected . but in RTL view those are connected properly. can any one help me please. as early as possible. these are the warnings WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node WARNING:Xst:2677 - Node i attached my code here. plase find that code thanks 1111111.txt 9 KB 
0
|
|
相关推荐
3个回答
|
|
|
您的设计中可能还有其他WARNINGS和ERROR消息。
查看代码，有一个haddr_q的定义，但是它不会生成可合成寄存器来使用posedge重置。 总是@（posedge rx_clk或posedge重置） 开始 如果（重置）开始 haddr_q 这似乎是尝试使用异步复位，但这是一个糟糕的设计实践，您应该使用同步复位。 总是@（posedge rx_clk） 开始 如果（重置）开始 haddr_q ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com 以上来自于谷歌翻译 以下为原文 You probably have other WARNINGS and ERROR messages in your design. Looking through the code, there is a definition for haddr_q, but it would not generate a synthesizable register do to the use of the posedge reset. always @ (posedge rx_clk or posedge reset) begin if(reset) begin haddr_q <= 32'b0; end else begin haddr_q <= ex_i_apb_AHB_Slave_dma_haddr; end endThis appears to be an attempt at using an asynchronous reset, but this is a bad design practice and you should use a synchronous reset instead. always @ (posedge rx_clk) begin if(reset) begin haddr_q <= 32'b0; end else begin haddr_q <= ex_i_apb_AHB_Slave_dma_haddr; end end ------Have you tried typing your question into Google? If not you should before posting. Too many results? Try adding site:www.xilinx.com |
|
|
|
|
|
@mgett这是Verilog，而不是VHDL，寄存器的语法遵循具有高电平有效异步复位的寄存器的标准语言模板。
警告显然不包含该寄存器的所有位。 这意味着大多数位都不会被使用，或者具有类似0的常量值。鉴于设计的意图，这可能是错误的。 您应该模拟设计以查看实际发生的情况。 - Gabor 以上来自于谷歌翻译 以下为原文 @mgett This is Verilog, not VHDL, and the syntax for the register follows the standard language template for a register with an active-high asynchronous reset. The warnings notably don't contain all of the bits of this register. This implies that either most bits are never used, or have a constant value like 0. Given the intent of the design, this is probably wrong. You should simulate the design to see what's actually happening. -- Gabor |
|
|
|
|
|
您好，如果您可以按预期看到运行翻译后模拟，那么这种警告可以被忽略.Regards，Pratham
-Pratham ------------------------------------------------ ----------------------------------------------请注意 - 请 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K- -------------------------------------------------- ----------------------- 以上来自于谷歌翻译 以下为原文 Hello, If you can see run post-translate simulation as expected then this kind of warnings can be ignored. Regards, Pratham-Pratham ---------------------------------------------------------------------------------------------- Kindly note- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. ---------------------------------------------------------------------------------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2355 浏览 7 评论
2776 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2244 浏览 9 评论
3321 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2408 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
719浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
515浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
324浏览 1评论
728浏览 0评论
1927浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1860
评论
淘帖
4523
