JEDSD204B标准verilog实现-协议演进

JEDSD204B标准verilog实现3-协议演进
本文对204协议的演进、子类的差异进行简要说明，后续将直接开始数据流的处理和实现，对协议要求的电器特性感兴趣的小伙伴自行查看协议第四章。

JESD 204 B版标准新增以下功能：

• •实现JESD204链路中可重复、可编程确定性延迟的机制；
• •支持最高12.5 Gbps的串行数据速率；
• •从以帧时钟作为主时钟源转变为以器件时钟作为主时钟源（相比要求帧时钟输入，器件时钟频率要求提供了更高的灵活性）。

协议演进中关键的差异细节如下：

在 JESD204B 协议中，Subclass（子类） 是根据同步机制和确定性延迟支持能力划分的三种不同实现规范，主要区别体现在同步信号的使用、确定性延迟（Deterministic Latency, DL）的实现方式及适用场景上。

• • Subclass 0 ：基础同步，无确定性延迟保证，适用于低复杂度场景。
• • Subclass 1 ：增强同步，支持有限确定性延迟，适用于中等精度多器件协同场景。
• • Subclass 2 ：严格同步，支持亚周期级确定性延迟，适用于高精度、高可靠性同步场景（如雷达、5G、高分辨率转换器）。

以下是具体对比：

1. Subclass 0（基础子类）

• • 同步机制 ：
  仅通过 SYNC 信号实现链路初始化和同步。SYNC 是异步信号（由发射端或接收端触发），用于通知接收端/发射端开始链路初始化流程（如建立时钟同步、对齐数据帧）。
  • •SYNC 触发后，链路进入“已同步”状态，但后续运行中若时钟抖动或温度变化导致同步丢失，需重新触发 SYNC 恢复同步。
• • 确定性延迟 ：
  不支持可重复的确定性延迟 。延迟由链路初始化时间、时钟抖动、温度漂移等因素决定，每次上电或重新同步后延迟可能变化，无法保证跨设备或跨时间的稳定性。
• • 关键限制 ：
  无周期性参考信号（如 SYSREF），因此无法实现多器件间的绝对时间同步（仅能保证单链路内的相对同步）。
• • 适用场景 ：
  对延迟无严格要求、仅需基础串行通信的场景（如低速音频 ADC/DAC、简单工业传感器接口）。

2. Subclass 1（增强子类）

• • 同步机制 ：
  在 Subclass 0 基础上引入 SYSREF 信号 （System Reference），作为周期性参考时钟（通常与器件时钟同频或整数倍）。
  • •SYSREF 由系统主时钟源生成（如高稳定性晶振），周期性发送（频率通常为采样率的 1/N，N 为整数），用于为所有参与同步的器件提供 全局时间基准 。
  • •发射端与接收端通过 SYSREF 信号对齐内部时钟相位，结合 SYNC 信号完成链路初始化，确保多器件间的 粗同步 （误差在数个样本周期内）。
• • 确定性延迟 ：
  支持 有限确定性延迟 ，但受限于 SYSREF 的周期性和时钟稳定性（如温度变化导致的时钟漂移），延迟可能在多次同步后出现微小波动（无法保证亚周期级精度）。
• • 关键改进 ：
  多器件间可通过对齐 SYSREF 实现“协同工作”（如多 ADC 同步采样），但延迟一致性弱于 Subclass 2。
• • 适用场景 ：
  需要多器件协同但精度要求适中的场景（如通信基站中频处理、测试测量仪器的多通道数据采集）。

3. Subclass 2（严格子类）

• • 同步机制 ：
  采用 SYSREF 周期性触发 + 严格时钟对齐的双重机制，是 JESD204B 中最严格的同步规范。
  • •SYSREF 需为周期性、低抖动、相位精确的信号（通常与器件时钟同源，如直接来自高稳定晶振），且每个器件需在 SYSREF 的上升沿（或下降沿）对齐内部采样时钟。
  • •发射端与接收端通过 SYSREF 的周期性触发，持续校准时钟相位，确保多器件间的 绝对时间同步 （误差可控制在亚样本周期内）。
• • 确定性延迟 ：
  支持 可编程、可重复的亚周期级确定性延迟 （Deterministic Latency）。延迟由用户通过寄存器配置（如设置预加重、均衡参数），并通过 SYSREF 的周期性校准确保延迟在多次上电、温度变化后仍保持一致（精度达样本周期的 1/8 或更细）。
• • 关键技术 ：
  • • SYSREF 的周期性 ：SYSREF 需按固定周期（如每 N 个采样周期）发送，确保器件持续对齐时钟。
  • • 时钟抖动抑制 ：通过 SYSREF 的高稳定性（如低相位噪声）和时钟数据恢复（CDR）电路，大幅降低时钟抖动对延迟的影响。
• • 适用场景 ：
  对同步精度和延迟一致性要求极高的场景（如相控阵雷达的多通道同步采样、5G 基站的高精度射频前端、16 位以上高分辨率 ADC/DAC 系统）。

实际设计中，需根据系统的同步精度要求（如多通道采样同步误差容限）、成本（SYSREF 信号生成与布线复杂度）选择合适的子类。例如，相控阵雷达通常需 Subclass 2，而普通通信基站可能选择 Subclass 1。

subclass1中的确定性延时的实现方案如下图：

最小延时实现方案如下图：

后续代码实现时，会对上述两种时延的细节进行详细描述。

本连载主要针对JESD204B的subclass1做详细说明和实现；由于本连载主要目的是为了实现204B verilog代码的MAP层和lane层的数据处理，因此对物理层(serdes等)的硬件连线和要求，不在详细描述。