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7个回答
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你好像用错了。
手册35页有提到“In both modes, an LVDS half-rate data clock (DCLKP/DCLKN) is provided by the user and is typically generated by a toggling data bit to maintain LVDS data to DCLK timing alignment.” 就是说，DCLKP/N的速率应该是CLKIN/C的一半。从手册38页图38的示例应用也可以看到，CLKIN/C=1GHZ，DCLKP/N=500MHz。在你的应用里，CLK0对应的应该是CLKIN/C，CLK2对应的应该是DCLKP/N，但是你把这两个时钟都设成了200MHz，这可能是通道间相位差的来源。 |
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2.5ns的来源应该是由于其tpd=2.5ns，即其输出通道间存在延时，见datasheet的P8。应该是DAC5682Z达不到你的指标要求。
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试一试手册第24页的config3寄存器的B_equals_A功能。看看结果是不是还是有固定的相差
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如果用SwapAB_out:功能后，输出的先后顺心回发生变化吗？
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你A/B通道发送同样的数据,SwapAB_out后没有发生变化以及B_equals_A证明这个时延来自于模拟域:
因此需要你确认下两个探头是否校准?测试匹配电路如何,测试点是否就在DAC输出口没有其他电路? 2.5ns大概为400M的一个周期,而你的DAC只有200M. 如果你的需求是要达到50ps级的相位 1.用QMC功能是DAC参考DAC3283,PAGE35调整步长为3.75度, 2.高性能专用时钟的相位调整功能也只能是ps级, 因此只能用同一个buffer并对布板提出很高要求. |
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根据您提供的应用场景，DAC5682Z两通道输出相差的原因可能有以下几点：
1. 时钟分配不均：由于CLK0和CLK1都是200MHz的时钟，可能存在时钟分配不均的情况，导致两个通道的时钟信号略有差异。这可能是导致两个通道输出相差的原因之一。 2. FPGA内部信号处理：在FPGA内部使用DDS IP核生成20MHz的正弦信号，可能存在信号处理过程中的延迟或不同步，导致两个通道的数据略有差异。 3. DDR接口传输：DDR接口上升沿和下降沿发送的都是同样的数据，但可能存在传输过程中的延迟或不同步，导致两个通道的数据略有差异。 4. DAC5682Z内部处理：DAC5682Z配置为内插2倍模式，可能存在内部处理过程中的延迟或不同步，导致两个通道的输出略有差异。 为了减小或消除两个通道的输出相差，您可以尝试以下方法： 1. 优化时钟分配：检查CLK0和CLK1的时钟分配，确保两个通道的时钟信号尽可能同步。 2. FPGA内部信号处理优化：检查FPGA内部信号处理过程，优化DDS IP核的配置，减少信号处理过程中的延迟或不同步。 3. DDR接口传输优化：检查DDR接口传输过程，优化数据传输方式，减少传输过程中的延迟或不同步。 4. DAC5682Z内部处理优化：检查DAC5682Z内部处理过程，优化配置，减少内部处理过程中的延迟或不同步。 关于DAC5682芯片能否达到两通道输出相差小于等于50ps的指标，根据其数据手册，DAC5682的典型相位差为1.5ns，最大相位差为2.5ns。因此，在理想情况下，DAC5682可能无法达到您所需的50ps指标。但是，通过优化上述提到的各个环节，您可以尝试减小两个通道的输出相差，使其尽可能接近50ps。 |
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只有小组成员才能发言，加入小组>>
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