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AIC3204 做主的话，那么BCLK和WCLK是使用系统中的PLL生成的，当P1_R2_D3 设置为1时，PLL将断电
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AIC3204是一款音频编解码器，用于音频信号的编解码。在您的问题中，您提到了AIC3204设置了时钟常输出，但在关闭模拟电源后，BCLK和WCLK不能保持输出。这可能是由于以下几个原因导致的：
1. 电源管理设置问题：请检查AIC3204的电源管理设置，确保在关闭模拟电源时，时钟输出仍然可以正常工作。您可以尝试将P0_R29_D2设置为1，以确保BCLK/WCLK在关闭模拟电源时仍然保持输出。 2. 时钟源问题：请检查AIC3204的时钟源设置，确保时钟源在关闭模拟电源时仍然有效。您可以查看AIC3204的数据手册，了解如何正确配置时钟源。 3. IIS接口配置问题：请检查IIS接口的配置，确保在关闭模拟电源时，IIS接口仍然可以正常工作。您可以查看C6748的数据手册，了解如何正确配置IIS接口。 4. 硬件连接问题：请检查AIC3204和C6748之间的硬件连接，确保连接正确且无损坏。如果连接有问题，可能会导致时钟信号无法正常传输。 5. 软件设置问题：请检查您的软件设置，确保在关闭模拟电源时，软件仍然可以正确控制AIC3204和C6748。您可以尝试更新软件设置，以确保在关闭模拟电源时，时钟输出仍然可以正常工作。 综上所述，您需要检查AIC3204和C6748的电源管理设置、时钟源设置、IIS接口配置、硬件连接以及软件设置，以确保在关闭模拟电源时，BCLK和WCLK仍然可以保持输出。如果问题仍然存在，您可能需要联系AIC3204和C6748的技术支持，以获取更详细的解决方案。 |
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2024-10-12 18:19:10
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