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是的， 虽然AIC3104可以支持不同的采样率，但是使能PLL的话，频率可能会有一定限制。
这里给出了D=0000和 D ≠ 0000的情况下的PLL_CLKIN的频率范围。 您这里1.024Mhz的BCLK是使用的32fs，fs=32Khz吧？ |
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AIC3104C是一款高性能的音频编解码器，内部集成了PLL（相位锁定环）模块。PLL模块的主要功能是将输入的时钟信号进行倍频、分频或相位调整，以满足音频编解码器的工作需求。在您的问题中，您关心的是PLL_CLKIN的输入范围，即PLL模块能够接受的时钟信号频率范围。
根据AIC3104C的数据手册，PLL_CLKIN的输入范围确实有一定的限制。通常情况下，PLL_CLKIN的输入范围为2MHz至25.6MHz。这意味着，PLL模块可以接受的最低输入频率为2MHz，最高输入频率为25.6MHz。这个范围是根据PLL模块的设计和性能要求来确定的，以确保PLL模块能够稳定地工作并满足音频编解码器的需求。 在您的情况下，主控给BCLK引脚送1.024MHz的矩形波信号。由于1.024MHz低于PLL_CLKIN的最低输入频率2MHz，因此AIC3104C的PLL模块可能无法正常工作。为了确保PLL模块能够正常工作，您需要将输入的时钟信号频率提高到2MHz或更高。 在Slave模式下，AIC3104C的PLL模块会根据输入的BCLK信号来调整内部的时钟信号。在这种情况下，您可以尝试将主控输出的BCLK信号频率提高到2MHz或更高，以满足PLL模块的输入要求。同时，您还需要确保主控输出的BCLK信号质量良好，以避免对音频编解码器的性能产生不良影响。 总之，AIC3104C内部PLL模块中的PLL_CLKIN的输入范围为2MHz至25.6MHz。在您的应用中，您需要确保主控输出的BCLK信号频率在这个范围内，以确保PLL模块能够正常工作。如果需要进一步调整时钟信号频率，您可以考虑使用外部时钟源或调整主控的时钟输出设置。 |
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