[问答]

TLV320ADC3101 pll_clk 输出问题，大佬帮忙看看是为什么？

问答对人有帮助，内容完整，我也想知道答案 0 TLV320ADC3101 pll_clk 输出倍频参数跟频率是什么关系（x(RxJ.D)/P --手册上写的这个是什么意思？）我配置了pll，PLL_CLKIN输入bclk 1.536M输出pll_clk 为41M，修改了如下几个寄存器的值，pll_clk没什么变化，请问这是为什么呢？ P0:0x05(5) [PLL P and R -VAL ] (11h) P0:0x06(6) [PLL J -VAL ] (4h) P0:0x07(7) [PLL D-VAL MSB ] (0h) P0:0x08(8) [PLL D-VAL LSB ] (0h) 0 本主题由 ElecFans小喇叭于 2024-10-9 11:54 审核通过
2024-10-9 10:27:40　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 新星之火12138 该类别下有 49 个回答。邀请回答普罗旺斯的薰衣草该类别下有 49 个回答。邀请回答 heks 该类别下有 47 个回答。邀请回答潘涛12345 该类别下有 39 个回答。邀请回答 fdhsfagd 该类别下有 38 个回答。邀请回答 lksas 该类别下有 37 个回答。邀请回答 wang21cj 该类别下有 36 个回答。邀请回答 chm5 该类别下有 36 个回答。邀请回答霍威电源该类别下有 36 个回答。邀请回答 kingnet6688 该类别下有 35 个回答。邀请回答 hgimtk 该类别下有 35 个回答。邀请回答 ggfx 该类别下有 35 个回答。邀请回答 wanglinhua2627 该类别下有 35 个回答。邀请回答站着幻想该类别下有 35 个回答。邀请回答 lifei639156 该类别下有 34 个回答，其中被选为最佳答案 1 次。邀请回答 HengDu 该类别下有 34 个回答。邀请回答 huzp_bbs 该类别下有 33 个回答。邀请回答 kghfh 该类别下有 33 个回答。邀请回答 msvdsufsdf 该类别下有 33 个回答。邀请回答 K_Ming 该类别下有 32 个回答。邀请回答举报周棠亨相关推荐 • 音频解码TLV320ADC3101的功率是多少啊？电流时多大啊？ 42 • 请问TLV320ADC3101是哪一类功放？A类还是D类？ 34 • 麻烦帮忙看看 TLV320ADC3101 Fs跟mclk的频率关系 93 • TLV320ADC3101 pll_clk时钟输出，配置参数应该怎么配呢？ 264 • 在安霸平台上的TLV320AIC3101驱动，在机器上声音偏小是怎么回事？如何解决？ 86 • TLV320AIC3101EVM-PDK在IN1L和IN1R处输入信号，在LINEOUT处没有信号输出 6188 • 请问LV320AIC3101输出扫频信号随频率衰减怎么解决？ 310 • TLV320AIC3101音频调试无声音输出是怎么回事？ 121 • 请问TLV320AIC3101输入动态范围为什么达不到最大值0.707v? 112 • TLV320AIC3101输入信号RMS最大值是多少？ 312 2个回答

答案对人有帮助，有参考价值 0 您的这个问题我正在看，会在另一个类似的帖子上跟进的哈，所以这个我就暂时先关闭了。有什么问题我们在下面这个帖子上讨论： https://e2echina.ti.com/support/audio/f/audio-forum/212280/tlv320adc3101-tlv320adc3101-pll_clk

2024-10-9 11:53:07 评论举报郭金

答案对人有帮助，有参考价值 0 首先，让我们了解一下TLV320ADC3101的PLL（相位锁定环）功能。PLL是一种电子电路，用于生成一个稳定的输出信号，其频率是输入信号频率的整数倍。在TLV320ADC3101中，PLL用于将BCLK（位时钟）的频率转换为PLL_CLK（PLL时钟）的频率。根据您提供的信息，您希望将BCLK的1.536MHz频率转换为41MHz的PLL_CLK频率。在TLV320ADC3101的数据手册中，PLL的倍频参数和频率之间的关系可以通过以下公式表示： PLL_CLK = BCLK * (x(RxJ.D) / P) 其中： - x(RxJ.D) 是寄存器RxJ.D的值，用于设置PLL的倍频因子。 - P 是寄存器P0:0x08的值，用于设置PLL的分频因子。现在，让我们分析您提供的寄存器配置： 1. P0:0x05 (5) (11h)：这个寄存器用于设置PLL的输入分频因子，但在这个情况下，它不会影响PLL_CLK的输出频率。 2. P0:0x06 (6) (4h)：这个寄存器用于设置PLL的反馈分频因子，同样在这个情况下，它不会影响PLL_CLK的输出频率。 3. P0:0x07 (7) (0h)：这个寄存器用于设置PLL的输出分频因子。根据您的需求，您需要将BCLK的1.536MHz频率转换为41MHz的PLL_CLK频率。为了实现这个目标，您需要设置PLL的倍频因子和分频因子。 4. P0:0x08 (8) (0h)：这个寄存器用于设置PLL的分频因子。根据您的需求，您需要设置P的值为1，因为您希望PLL_CLK的频率是BCLK的整数倍。为了实现41MHz的PLL_CLK输出，您需要设置x(RxJ.D)的值为27（因为41MHz / 1.536MHz = 26.7，最接近的整数倍是27）。然后，您可以使用以下公式计算P的值： P = x(RxJ.D) / (PLL_CLK / BCLK) 在这个例子中，P = 27 / 26.7 ≈ 1。综上所述，您需要修改寄存器P0:0x08的值为1，以实现41MHz的PLL_CLK输出。同时，您需要确保x(RxJ.D)的值设置为27。这样，您的PLL配置应该能够满足您的需求。

2024-10-11 18:20:20 评论举报马刺牛逼