完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
你好
作为Xilinx分销商的安富利应该了解Xilinx设备吗？ http://zedboard.org/sites/default/files/documentations/AES-ZED-LCD-INT-SCH-V1.pdf 在Avnet的这款产品中，TMDS输出用于产生LVDS信号，使用50R上拉至1.5V这是Xilinx 7系列HR I / O Bank的有效输出模式吗？ 
0
|
|
相关推荐
2个回答
|
|
|
HR bank可配置为1.5V VCCO。
您是否看到为此IO银行设置了不同的VCCO？ -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
|
|
|
|
|
你没有看过我的帖子，这就是Avnet的做法
VCCIO = 3.3V IOSTANDARD = TMDS 上拉至1.5V 输出连接到LVDS输入的人机界面。 这是Avnet如何实现Xilinx 7系列支持的方式吗？ |
|
|
|
|
只有小组成员才能发言，加入小组>>
2360 浏览 7 评论
2779 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2247 浏览 9 评论
3324 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2411 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
725浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
521浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
332浏览 1评论
735浏览 0评论
1934浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1874
评论
淘帖
2645
