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@kumarmurugan除了上述之外，基于您的方框图，两者都是LVDS信号，无论它们被称为LVDS或LVDS25.LVDS不是轨道轨道IO标准。
您应该寻找的是数据表 对于FPGA的时钟： FPGA的VOD在ADC的VID范围内 FPGA的VOCM在ADC的VICM范围内 对于FPGA数据： ADC的VOD在FPGA的VID范围内 ADC的VOCM在FPGA的VICM范围内 如果满足上述条件，则可以使用ADC上的LVDS和HR bank中的LVDS_25，VCCO为2.5V，无需额外更改。 -------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。 随意问，但快速搜索，以确保它还没有得到解答。 保持对话，获得Kudos和Accept Solution。 -------------------------------------------------- -------------------------------------------------- ------------------- 在原帖中查看解决方案 |
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我发现对这些问题非常有用的表格是UG471 VCCO的表1-55和每个支持的I / O标准的VREF要求：https：//www.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf
来自以1.8V供电的HR bank的差分输出选项为DIFF_SSTL18_I，DIFF_SSTL18_I，DIFF_HTSL_I_18，DIFF_HTSL_II_18等 您需要进行IBIS模拟，以确保这适用于上游设备。 -------------------------------------------------- -----------------------不要忘记回答，kudo，并接受为解决方案.------------- -------------------------------------------------- ---------- |
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@kumarmurugan除了上述之外，基于您的方框图，两者都是LVDS信号，无论它们被称为LVDS或LVDS25.LVDS不是轨道轨道IO标准。
您应该寻找的是数据表 对于FPGA的时钟： FPGA的VOD在ADC的VID范围内 FPGA的VOCM在ADC的VICM范围内 对于FPGA数据： ADC的VOD在FPGA的VID范围内 ADC的VOCM在FPGA的VICM范围内 如果满足上述条件，则可以使用ADC上的LVDS和HR bank中的LVDS_25，VCCO为2.5V，无需额外更改。 -------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。 随意问，但快速搜索，以确保它还没有得到解答。 保持对话，获得Kudos和Accept Solution。 -------------------------------------------------- -------------------------------------------------- ------------------- |
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感谢您提及驱动差分信号的其他可能标准。
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@kumarmurugan没有担心。
如上所述，在开发电路板之前，运行IBIS仿真以检查无错信号并捕获任何不可预见的错误总是很好的做法。 最好在模拟中捕获它们而不是在物理硬件上捕获它们。 -------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。 随意问，但快速搜索，以确保它还没有得到解答。 保持对话，获得Kudos和Accept Solution。 -------------------------------------------------- -------------------------------------------------- ------------------- |
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@gnarahar请在下面找到有关ADC和FPGA之间的LVDS接口的详细信息...
我们必须在设计中将ADS41B49IRGZT连接到Artix-7 FPGA。 1.以下是从ADC到FPGA LVDS接口的器件的LVDS Dc规范 ADS41B49（LVDS 1.8V） - LVDS输出 Vocm：0.85 - 1.05 - 1.25 V. Vod：270 - 350 - 430 mV XC7A35T（LVDS 2.5V） - LVDS输入 Vicm：0.3 - 1.2 - 1.5 V 视频：100 - 350 - 600 mV 2. ADC LVDS输出的Vod在270到430mV之间。 FPGA LVDS输入的Vid在100到600mV之间。 所以它在范围内，因此希望这很好。 3. ADC LVDS输出的Vocm在0.85到1.25V之间。 FPGA LVDS输入的Vicm在0.3到1.5V之间。所以它在这个范围内，因此希望这很好。 4.以下是用于LVDS交流耦合时钟接口的FPGA到ADC器件的LVDS Dc规范 XC7A35T - LVDS输出 Vocm：1 - 1.25 - 1.425 V Vod：247 - 350 - 600 mV ADS41B49 - LVDS输入 输入时钟幅度差（VCLKP - VCLKM）：0.7 Vpp（LVDS交流耦合） 5. FPGA LVDS输出的Vod在247到600mV之间。 ADC LVDS时钟输入具有Vid0.7Vpptypically。 希望这很好，因为它与ADC的CLKP / N交流耦合，并且似乎在0.7Vpp之内。 当满足DC规范时，我们已经完成了如图所示的接口，该线程中的第一个帖子。 请分享您的意见。 |
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