完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，
我正在为KC705开发一个定制的FMC子板， 我正在使用AD9772a（模拟器件DAC），DAC所需的数据电平是LVTTL 3.3V，所以我将VADJ设置为3.3V。 为了使数据与时钟同步，DAC输出一个时钟信号（3.3V，80MHZ-100MHz，SIngle Ended），必须将其馈送到FPGA thro FMC连接器。 我们计划使用一个sigle结束差分转换IC（ADN4663。），但这个IC（ADN4663）的输出是LVDS25，因为我使VADJ = 3.3V，是否可以通过FMC连接器使LVDS25？ 
0
|
|
相关推荐
5个回答
|
|
|
有关输入和输出的LVDS_25 VCCo要求，请参阅选择用户指南中的表1-55。
http://www.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf 你需要特别注意这个表的注释1，并在vcco不是2.5v时提供lvds_25输入。 --Krishna 在原帖中查看解决方案 |
|
|
|
|
|
有关输入和输出的LVDS_25 VCCo要求，请参阅选择用户指南中的表1-55。
http://www.xilinx.com/support/documentation/user_guides/ug471_7Series_SelectIO.pdf 你需要特别注意这个表的注释1，并在vcco不是2.5v时提供lvds_25输入。 --Krishna |
|
|
|
|
|
|
|
|
|
|
|
首先，LVDS的共模电压为1.2V，无论Vcco为其供电。
因此，板级的实际信号只是LVDS，而不是LVDS_25或LVDS_33。 任何具有不同电源电压的芯片组合都可以使用LVDS标准进行互操作。 重要的是FPGA使用的标准与提供给该组的实际电压相匹配。 这与LVCMOS非常不同，LVCMOS从轨到轨驱动，因此取决于bank电压。 LVDS接收器基本上是差分电压比较器，设计工作在1.2V附近，但通常可以处理更大的共模电压范围。 对于Xilinx器件，您需要确保LVDS输入的整体摆幅不包括正电压轨或接地。 否则，您将激活钳位二极管。 根据您使用的部件，LVDS接收器可由Vcco或Vccaux供电。 然而输入钳位二极管总是转到Vcco。 因此，在由Vccaux供电的LVDS接收器的一部分中，您可以有许多不同的Vcco，但不是例如1.2V，这将钳位信号摆幅的正半部分。 另请注意，某些系列需要特定的Vcco存储区才能为差分输入端接器供电。 - Gabor |
|
|
|
|
|
感谢Gabor的建议。
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2379 浏览 7 评论
2794 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2261 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2427 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
755浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
543浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
364浏览 1评论
1960浏览 0评论
681浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2902
评论
淘帖
619
