完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
2750
|
最近我一直在使用vc709板来研究PCIe示例，然后我想用ILA IP调试核心.AndI就像视频所说的那样，在我创建比特流并打开之后调用插入调试核心到Design.But
很难，Vivado给我一个错误： [Labtools 27-1974]设备xc7vx690t_0中编程的设计与探测文件C：/pcie_v7/vc709_pcie/pcie3_7x_0_example/pcie3_7x_0_example.runs/impl_1/debug_nets.ltx不匹配。设备设计有0个ILA核心和0 VIO核心。 probe文件有1个ILA内核和0个VIO内核。分辨率：确保设备探测文件是最新的，然后重新编程设备。 我不知道为什么会发生，请给我一些想法！ 谢谢 FIRO 
0
|
|
相关推荐
4个回答
|
|
|
嗨，请重新编程你的设计。提供位文件和.ltx文件检查位置，并确保你提供最新的文件。谢谢，Yash
|
|
|
|
|
|
嗨，
文章http://www.xilinx.com/support/answers/58406.html中描述了此错误的几个原因。 还要确保JTAG电缆的TCK时钟工作频率低于ILA的“clk”输入。 谢谢， 迪皮卡。 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
|
|
|
|
|
嗨，DeepikaI使用了我能找到的各种时钟，但没有人可以工作。你能解释什么是“一个干净，自由运行的时钟”吗？在PCIe示例中，我可以使用哪个时钟到ILA？所以
它可以满足时间要求。谢谢你的任何想法！Firo |
|
|
|
|
|
“器件设计有0个ILA内核和0个VIO内核。探针文件有1个ILA内核和0个VIO内核。
解决方案：确保设备探测文件是最新的，然后重新编程设备。“ 我不太确定在编程之前检查设备是否与探针文件有关，但这就是出现错误信息的原因。 一旦您对设备进行编程，它将停止发出错误，因为设备THEN与探测文件匹配。 一段时间后激怒。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2459 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1143浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
581浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
447浏览 1评论
2002浏览 0评论
726浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
3068
