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关于正确配置ISERDESE2进行操作，我有一个问题。
我之前有一个IDELAYE2，因此输入被路由到DDLY输入。 当置位复位时，所有Q输出变为低电平。 当复位无效时，4个输出变为高电平，4个输出变为低电平。 通过适当的时钟和数据输入，输出保持静态。 我有以下外部连接： DDLY =数据输入 CLK = 462.96MHz CLKB = 462.96MHz倒置 CLKDIV 15.74MHz CE1 = 1 CE2 = 1 RST =与CLKDIV同步的0到1转换 属性设置为： 参数DATA_RATE =“DDR”; 参数整数DATA_WIDTH = 8; 参数DYN_CLKDIV_INV_EN =“FALSE”; 参数DYN_CLK_INV_EN =“FALSE”; 参数INTERFACE_TYPE =“NETWORKING”; 参数IOBDELAY =“NONE”; 参数整数NUM_CE = 2; 参数OFB_USED =“FALSE”; 参数SERDES_MODE =“MASTER”; 有什么我想念的吗？ 谢谢， -j 
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根据462.96时钟和8的宽度，CLKDIV应为57.87。
------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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