完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
989
|
嗨，
当在SDR模式下使用ISERDESE2时，我对来自ADC的LVDS信号的输入端接有一种不好的感觉，就像在xapp524中描述的那样。 在Vivado的设备视图中检查实现时，我看到data_n和data_p行直接从输入板，通过IBUF到ISERDESE2的D输入。 i / o std是LVCMOS25。 我无法在I / O端口的片外终结列中启用任何终止。 我的应用程序中是否需要外部LVDS终端才能进行此配置？ 在xapp524附带的所有ucf文件中，我也看到LVDS通道最终在LVCMOS输入缓冲区中，但我找不到任何有关输入终止的注释。 建议需要。 
0
|
|
相关推荐
3个回答
|
|
|
我想我有点快发布我的问题，因为我刚刚意识到我已经将我的真实设计基于测试平台。
进一步查看xapp524中提供的文件，结果是输入终端包含在文件AdcIO.vhd中，并由Apps_AdcToplevel.vhd实例化。 在原帖中查看解决方案 |
|
|
|
|
|
我想我有点快发布我的问题，因为我刚刚意识到我已经将我的真实设计基于测试平台。
进一步查看xapp524中提供的文件，结果是输入终端包含在文件AdcIO.vhd中，并由Apps_AdcToplevel.vhd实例化。 |
|
|
|
|
|
感谢您更新解决方案。
它有助于其他评论者 _______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。 因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2379 浏览 7 评论
2794 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2261 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2427 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
755浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
543浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
364浏览 1评论
1960浏览 0评论
681浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
234
