[问答]

CCLK速率从4MHz降低到2MHz时发生率降低了的原因？

1611 主板

问答对人有帮助，内容完整，我也想知道答案 0 HI，我的主板上有三个SX315设备，配置为主BPI-Up模式，其中RS [1：0] = 01，相关的闪存是Spansion S29GL部件。其中一个设备偶尔无法正确配置，而是加载后备图像，后者始终有效。 Bootstatus寄存器指示它找到了一个空的主图像，即使我知道情况并非如此。 Stat寄存器不表示任何异常。因此，我所能得出的结论是一个环绕式错误 - 我不确定是什么导致了这一点。这仅影响一个设备，仅在上电时影响。可以通过随后发出aprogram_b脉冲来重新配置（所有3个设备）来“清除”，然后正确加载主图像。当我们将CCLK速率从4MHz降低到2MHz时，这个问题的发生率降低了，尽管它仍然发生了。你能提出任何建议吗？斯图尔特 0
2020-6-18 06:28:20　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答举报张斌相关推荐 • STM32G4管脚做时钟输出时，能不能降低它的摆率？ 122 • 将FLEXSPI根时钟频率降低到<= 30MHz的最佳方法？ 345 • 如何在S6SLX9 FPGA上从4MHz输入时钟获得80MHz时钟 1126 • 当我在我的TOP级模块中推断它时,为什么DCM降低了我的合成频率 970 • 24MHz系统时钟如何产生2MHz时钟 2288 • STM32H750 (rev.V) 从定时器触发时双交错模式是否需要更高的ADC时钟？ 255 • 请问使用stm32f407能否对2MHz的正弦信号进行采样 3123 • 请问STM32H743ZIT6使用GPIO输出翻转电平如何达到4Mhz？ 196 • 怎么从2MHz输入Clk生成16MHz同步时钟 1779 • STM32F407双路ADC规则组，1M采样率同时采集的问题？ 6945 1个回答

答案对人有帮助，有参考价值 0 你能检查上电顺序吗？是否按要求进行？Virtex-6器件推荐的上电顺序为VCCINT，VCCAUX和VCCO -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- -------------------

2020-6-18 06:37:37 评论举报贾佳斌