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电子发烧友论坛|
你好。
我需要你的帮助。 我需要在Spartan3 1600E中生成与2MHz输入Clk同步的16Mhz clk 我的第一个想法是试用DCM，但我在DCM的最低频率上得到了一个问题。 我可以使用任何解决方法吗？ 提前致谢 奇科 以上来自于谷歌翻译 以下为原文 Hi. I need your help. I need to generate a 16Mhz clk syncronous to a 2MHz input Clk in a Spartan3 1600E My first idea was to try a DCM but I get a wall on the minimum frequency for the DCM. Is there any workaround I can use? Thank's in advance Chico 
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9个回答
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嗨，
您可以使用DFS部件将时钟调高至16MHz。 我不知道是否/如何将16MHz时钟锁定到2MHz参考。 尽管有兴趣知道。 干杯， 约翰 以上来自于谷歌翻译 以下为原文 Hi, You can use the DFS part to crank up the clock to 16MHz. I don't know if/how you can lock that 16MHz clock to the 2MHz reference though. Would be interested to know though. Cheers, Johan |
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奇科，
3E中的DFS可以完全满足您的需求： CLKIN上2 MHz输入 CLKFX上的16 MHz输出 M = 8，D = 1 没有其他任何连接到DCM！ 如果您连接任何其他输出，或使用CLKINFB，它将无法理解您只希望将低频倍增至16 MHz，并且它（可能）将无法工作，因为它会认为您还需要更正任何相位调整 使用DCM的DLL部分。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 Chico, The DFS in 3E can do exactly what you desire: 2 MHz in on CLKIN 16 MHz out on CLKFX M=8, D=1 Nothing else connected to the DCM! If you connect any other output, or use CLKINFB, it will not understand you only wish to multiply the low frequency up to 16 MHz, and it (probably) won't work, as it will think you also want to correct any phase adjustments with the DLL section of the DCM. Austin Lesea Principal Engineer Xilinx San Jose |
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你好
即使有抖动，16MHz时钟也将与2 Mhz Clk同步？ 我会尝试解决方案并报告结果，如果有效，我会标记:) 谢谢大家。 奇科 以上来自于谷歌翻译 以下为原文 Hi The 16MHz clk will be syncronous to the2Mhz Clk even if it have jitter? I will try the solutions and report the result and if it work I will mark it :) Thanks to all. Chico |
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奇科，
DFS可以容忍一些抖动（参见规格表，但我相信它的周期为~300 ps周期 - 这是一个很大的抖动）。 DFS可以跟踪大多数扩频时钟源，因此我不担心抖动，除非最高频率分量超过300 ps（从一个周期到6个周期之后，你的移位超过300 ps）。 这种高频抖动在系统中非常罕见。 Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 Chico, The DFS can tolerate some jitter (see the spec sheet, but I believe it is ~ 300 ps cycle to cycle -- which is a great deal of jitter). The DFS can track most spread spectrum clock sources, so I wouldn't worry about jitter, unless the highest frequency components are more than 300 ps (from one cycle to maybe 6 cycles later you have more than 300 ps shift). Such high frequency jitter is very unusual in a system. Austin Lesea Principal Engineer Xilinx San Jose |
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奇科，
德纳达 我是DCM团队的一员，专门负责Virtex II，II Pro和Spartan 3,3E中DFS的操作设计和验证。 所以，我实际上知道一些事情！ 我的问题是每个DCM都略有不同（最小，最大频率等），所以我每次都要查看每个DCM。 我很乐意尽我所能， Austin Lesea主要工程师Xilinx San Jose 以上来自于谷歌翻译 以下为原文 Chico, de nada I was part of the DCM team, specifically responsible for operational design and verification of the DFS in Virtex II, II Pro, and Spartan 3, 3E. So, I actually KNOW something! My problem is every DCM is slightly different (min, max frequencies, etc.) so I have to look up each one to be sure each time. Always glad to help when I can, Austin Lesea Principal Engineer Xilinx San Jose |
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嗨，
为什么不输入16MHz和2MHz输出，硬件成本会相同，但系统会稳定，因此未来的成本将低于你目前的解决方案。 我不会把时间浪费在这样的事情上;） 以上来自于谷歌翻译 以下为原文 Hi, Why not input 16MHz and gen 2MHz out, the hardware cost will be same, but the system will be stable, so the future cost will be less than your current soluions. I wouldn't waste my time on such a thing ;) |
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嗨奥斯汀。
不幸的是我遇到了DFS问题。 有时退出时钟会在5到10毫秒之后死亡。 杀死DFS我做错了什么？ 以上来自于谷歌翻译 以下为原文 Hi Austin. Unfortunately I'm having problems with the DFS. Sometimes the exit clock dies after something like 5 to 10ms. What am I doing wrong to kill the DFS? |
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Jeed
不幸的是，它不是那么简单。 系统已经完成并且有10年的时间。 我必须实现它的演变，所以我必须处理现有的限制 以上来自于谷歌翻译 以下为原文 Jeed Unfortunately it's not so simple. The system is done and has something like 10 years. I have to implement an evolution of it so I have to work with the existing limitations |
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只有小组成员才能发言，加入小组>>
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求一块XILINX开发板KC705，VC707，KC105和KCU1500
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