完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，
我正在一个项目中工作，我需要直接使用我的设计ICAP_VIRTEX5。 我记得2年前曾读过关于这个街区的事情，但现在我再也找不到了。 此外，我不只是谈论Virtex5的HDL文档或其中一个参考UG191，xapp 138，xapp139，xapp1088和xapp864。 你能告诉我在哪里下载吗？ 问候， Himora 
0
|
|
相关推荐
3个回答
|
|
|
你在问ICAP模板吗？
如果是这种情况，那么以下链接http://www.xilinx.com/support/documentation/sw_manuals_j/xilinx14_4/Virtex5_Library_Guide_14.1_HDL_Templates.zipcan帮助。 _______________________________________________如果有助于解决您的查询，请将此帖子标记为“接受为解决方案”。 因此，它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复，请给予此帖子称赞。 |
|
|
|
|
|
谢谢您的回复，
但我从“Virtex-5 Libraries for HDL Designs”获得了这些信息。 我正在寻找的是关于ICAP_VIRTEX5的更多信息，而不仅仅是它的模板，我的意思是关于如何使用它以及如何与其输入/输出交互的信息。 我知道例如输出“busy”用于在最后一个数据包发送序列之后检查ICAP_VIRTEX5是否忙，但我不知道是否必须在每个时钟周期检查此输出或何时进行回读 只是或...... 另一个例子，当我回读一个帧时，“O”输出上有41个字，每个时钟周期有一个字，或者每次“忙”变为0？ 问候， Himora |
|
|
|
|
|
谢谢您的回复，
但我从“Virtex-5 Libraries for HDL Designs”获得了这些信息。 我正在寻找的是关于ICAP_VIRTEX5的更多信息，而不仅仅是它的模板，我的意思是关于如何使用它以及如何与其输入/输出交互的信息。 我知道例如输出“busy”用于在最后一个数据包发送序列之后检查ICAP_VIRTEX5是否忙，但我不知道是否必须在每个时钟周期检查此输出或何时进行回读 只是或...... 另一个例子，当我回读一个帧时，“O”输出上有41个字，每个时钟周期有一个字，或者每次“忙”变为0？ 问候， Himora |
|
|
|
|
只有小组成员才能发言，加入小组>>
2380 浏览 7 评论
2797 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2262 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2428 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
756浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
545浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
366浏览 1评论
1963浏览 0评论
682浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1205
评论
淘帖
1406
