完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我已将GTH收发器插入到我的项目中。
当我尝试实现设计时，我有下一个严重的警告： 6个网络未布线。 问题网络是gt1_rxoutclk_out，gt1_txoutclk_out，gt2_rxoutclk_out，gt2_txoutclk_out，gt3_rxoutclk_out，gt3_txoutclk_out。 2个网络部分路由。 问题网是gt0_rxoutclk_out，gt0_txoutclk_out。 我尝试像example_ip_project一样手动路由这些网络。 路由后，我收到976个重叠，错误的时间和许多其他未布线的网络。 我该怎么办？ 
0
|
|
相关推荐
4个回答
|
|
|
请详细说明如何在设计中使用这些信号。这可以帮助理解工具无法解决的原因......
-------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
|
|
|
|
|
相应地放置
这些信号仅用于为1个，2个和3个发送器计时gt0_txpmaresetdone_out，gt0_rxpmaresetdone_out等等。 也许我应该使用set_false_path来获取leds和jtag时钟？ 我使用X1Y36-39发射器。 我认为一些元素（BUFG和PLLE2_ADV）远离发射器。 如何更改某些元素的位置（我的意思是BUFG和PLLE2_ADV）？ |
|
|
|
|
|
您是否在GTH的这些时钟输出上实例化了时钟缓冲器？
GTH的输出时钟与FPGA内的时钟资源有专用连接（BUFG，BUFH甚至BUFR，我不确定，我认为这取决于器件）。 您附加的图表似乎显示了从GTH到某些切片的直接连接 - 如果这确实是rxoutclk_out网络，那么它们可能在结构上不可路由而没有时钟缓冲区。 Avrum |
|
|
|
|
|
该图无助于使用。
如果提供从这些信号到您的设计的连接，将会有所帮助。 通常它就像txoutclk / rxoutclk - > bufg（强制） - > mmcm（非强制性） - > GT /用户逻辑。可以提供严重警告信息吗？ 这有助于理解警告的原因...... -------------------------------------------------- ----------------------------别忘了回复，给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2414 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2292 浏览 9 评论
3371 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2458 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1074浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
578浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
437浏览 1评论
1999浏览 0评论
722浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1354
评论
淘帖
2872
