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嗨,
我正在尝试用我的设计生成带有MIG3.2的DDR3控制器,并修改example_design项目以适应我的电路板。 在更改.ucf文件之前,实现成功。 但在改变.ucfaccording我的设计后,路由并不完全。 1个信号未完全路由。 警告:ParHelpers:360 - 设计未完全路由。 u_memc_ui_top / u_mem_intfc / phy_top0 / u_phy_read / u_phy_rdclk_gen / base_perf 我已经阅读了xtp047.pdf并修改了bufr和bufio位置,有什么建议吗? 谢谢 |
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2个回答
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1.您应该更新到ISE 12.4或13.1(12.4可能更安全)。
MIG 3.2是旧版本的几个版本,并且有了改进。 2.哪个信号没有路由? 什么针对FPGA? 定制板或标准开发板? 3.请在.UCF文件中发布更改的行(原始版本的地点和路线,更新版本不完全路由)。 - 鲍勃埃尔金德 签名:新手的自述文件在这里:http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结:1。 阅读手册或用户指南。 你读过手册了吗? 你能找到手册吗?2。 搜索论坛(并搜索网页)以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题,开始新的主题!5。 学生:复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息(请与网页,数据表链接).7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章,那么我一无所获。 |
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