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你好，
我之前已经生成了比特流并且花了很长时间（~7小时），但确实如此，我只在一个块中更改了一个时钟，现在我得到了这个错误：“[DRC RTSTAT-13]路由不足：设计有 预期可路由网络的88.07％完全路由，小于当前RTSTAT阈值90％。路由网络状态（RTSTAT- *）检查将不会运行。请进一步实施设计以增加完全路由网络的百分比.RTSTAT 可以使用参数drc.RTSTAT_minRoutedNetsPercent更改阈值“ 看起来路由器很难将所有路由都路由到最终无法路由所有网络？，无论如何都要修复或优化这个？ 谢谢 以上来自于谷歌翻译 以下为原文 Hello, I have generated previously the bitstream and it took really long (~7hr), but it did, I only changed a clock in one block and now I've get this error: "[DRC RTSTAT-13] Insufficient Routing: The design has 88.07 percent expected routable nets fully routed, which is less than the current RTSTAT threshold of 90 percent. Routed nets status (RTSTAT-*) checks will not be run. Please further implement the design to increase the percent of fully routed nets. The RTSTAT threshold can be changed with parameter drc.RTSTAT_minRoutedNetsPercent" Looks like the router struggles to get everything routed and finally can't route all nets ?, is there anyway to fix or optimise this? Thanks 
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5个回答
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好吧，我设法简化了时钟路径，现在它确实按照我的预期工作，实现需要很长时间，但不像以前那么长。
在原帖中查看解决方案 以上来自于谷歌翻译 以下为原文 Well, I managed to simplify the clock paths, and now it did work as I expected, it took long to implement, but not as long as before. View solution in original post |
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@joseer，
我之前已经生成了比特流，它花了很长时间（约7小时），但确实如此，我...... 那应该已经在你脑海里“敲响了钟声”。 看起来路由器很难将所有路由都路由到最终无法路由所有网络？，无论如何都要修复或优化这个？ 在许多情况下，这是由于不正确地约束您的设计而发生的。 你应该先检查一下。 如何编写RTL可能是一个问题，但应该稍后重新访问。 -------------------------------------------------- -------------------------------------------------- ---- FPGA爱好者！------------------------------------------- -------------------------------------------------- ----------- 以上来自于谷歌翻译 以下为原文 @joseer, I have generated previously the bitstream and it took really long (~7hr), but it did, I..... That should have have already"rung a bell" in your mind. Looks like the router struggles to get everything routed and finally can't route all nets ?, is there anyway to fix or optimise this? In many cases this occurs due to improperly constraining your design. You should check that first. How your RTL is written can be an issue, but it should be re-visited later. -------------------------------------------------------------------------------------------------------- FPGA enthusiast! -------------------------------------------------------------------------------------------------------- |
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@ dpaul24感谢您的快速回复。
我知道它运行的时间太长了，我已经检查了约束（目前看起来还不错）....但另外我想检查是否有任何方法可以优化并帮助路由器完成所有操作。 以上来自于谷歌翻译 以下为原文 @dpaul24 thanks for your quick reply. I know the time it ran is too much and I'm already checking constraints (for the moment they look ok)....but additionally I wanted to check if there's any way to optimise and help the router to finish all. |
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@joseer，
我想检查是否有任何方法可以优化并帮助路由器完成所有操作。 这不是我所知道的。 可能是一些Xilinx人员可以为您提供一些异国情调的TCL技巧。 我所做的只是遵循适当的RTL方法，并确保我的约束是正确的。 -------------------------------------------------- -------------------------------------------------- ---- FPGA爱好者！------------------------------------------- -------------------------------------------------- ----------- 以上来自于谷歌翻译 以下为原文 @joseer, I wanted to check if there's any way to optimise and help the router to finish all. That is not in my knowledge. May be some Xilinx personnel can provide you some exotic TCL tricks. All I do is follow a proper RTL methodology and make sure that my constraints are correct. -------------------------------------------------------------------------------------------------------- FPGA enthusiast! -------------------------------------------------------------------------------------------------------- |
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好吧，我设法简化了时钟路径，现在它确实按照我的预期工作，实现需要很长时间，但不像以前那么长。
以上来自于谷歌翻译 以下为原文 Well, I managed to simplify the clock paths, and now it did work as I expected, it took long to implement, but not as long as before. |
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