完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
1759
|
晚上好，
我在virtex 7（vc707）上使用7系列gtx收发器作为接收器，在kintex 7（kc705）上使用一个gtx收发器作为发送器。 直到现在我使用rxusrclk为接收器上的所有用户组件提供时钟，并使用txusrclk为发送器上的所有组件提供时钟。 两种情况下的参考时钟均由si570（i ^ 2c）提供，在两种情况下均使用sma上的收发器。 现在我需要在virtex 7上使用一个收发器，从rx接收数据，通过用户组件驱动它们并使用tx传输它们。 我应该使用rxusrclk或txusrclk作为用户组件？ 我应该照顾别的吗？ 例如，直到现在我使用rxoutclk作为rxusrclk源。我应该改变它吗？ 先谢谢你 
0
|
|
相关推荐
6个回答
|
|
|
连接到TXUSRCLK的时钟始终必须连接到发送路径源的逻辑，同样连接到RXUSRCLK的时钟必须始终用于接收逻辑。
这些时钟的来源取决于链路的时钟要求。 TXUSRCLK必须始终从发送串行器使用的高速时钟导出。 这是来自TXOUTCLK或来自REFCLK，因为TXOUTCLK本身是从REFCLK派生的。 RXUSRCLK取决于链路要求。 如果链路使用时钟校正，那么这应该与TXUSRCLK相同以减少资源。 如果链路完全同步，这意味着相同的时钟源用于发送和接收，或者REFCLK清除PLL与恢复的时钟一起使用，则还应使用TXUSRCLK。 如果两者都不为真，则必须使用RXRECCLK作为RXUSRCLK的源。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
谢谢您的回答，
链路既不使用时钟校正也不完全同步。 虽然我正在使用cdr。 到目前为止一切正常，我通常可以从商用机器接收数据。 问题是我想编辑这些数据并回复。 所有组件都使用rxusrclk并且工作正常。 但现在至少有一个组件应该向tx提供数据。 我应该使用哪个时钟为这个组件计时？ |
|
|
|
|
|
>所有组件都使用rxusrclk并且工作正常。
RXUSRCLK是输入而非时钟源。 什么是实际的时钟源。 >链路既不使用时钟校正也不完全同步。 在这种情况下，RXUSRCLK必须从接收的恢复时钟导出。 由于FPGA使用的REFCLK与数据源之间的PPM差异，使用其他任何东西都会导致数据丢失。 >问题是我想编辑这些数据并回复。 正如我在之前的文章中所说，TXUSRCLK必须来自TXOUTCLK或REFCLK，所以希望“商用机器”还能从FPGA传输数据中恢复时钟以正确接收数据。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
> RXUSRCLK是输入而不是时钟源。
什么是实际的时钟源。 rxusrclk源是rxoutclk（实际上是rxoutclkpma），而txusrclk源是txoutclk。 （我应该改变什么吗？） > RXUSRCLK必须从收到的恢复时钟中导出 我以为rxoutclkpma是恢复的colck，是错的吗？ > TXUSRCLK必须来自TXOUTCLK或REFCLK 所以当我将数据分配给tx时（让我们说gt0_txdata （非常感谢您的帮助，我现在正在努力了解它是如何工作的，并且在没有一些帮助的情况下阅读用户指南并不是那么有效） |
|
|
|
|
|
> rxusrclk源码是rxoutclk（实际上是rxoutclkpma）
RXRECCLK在7系列中重命名为RXOUTCLKPMA，因此对于不使用时钟校正或完全同步的链路协议，这是正确的选择。 >所以当我将数据分配给tx时（比方说gt0_txdata） >但是这些数据“x”来自使用rxusrclk的组件，这不是一个问题吗？ TXOUTCLK / TXUSRCLK频率与RXRECCLK / RXOUTCLKPMA / TXUSRCLK频率不同，所以这是您需要解决的问题。 如何解决这个问题取决于链接协议。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
|
我想到的第一个解决方案是创建一个组件，它使用rxusrclk来获取输入并使用txusrclk来提供输出。
如果你可以给我任何其他方向我必须搜索（我必须知道的协议），这将是非常有帮助的。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2323 浏览 7 评论
2736 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2221 浏览 9 评论
3300 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2371 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
663浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
468浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
236浏览 1评论
674浏览 0评论
1870浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
2038
