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8个回答
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男，
RESET要么是同步的（需要时钟），要么是异步的（不需要时钟）。 您可以将其设置为CLB DFF中的属性，例如，也可以将其设置为。 在某些强化的blcok中，如DCM，它是异步的。 您需要查看每个块，并检查所需的内容。 一般而言，FPGA器件中几乎不需要复位。 有很多关于这个主题的文章： http://www.google.com/url?sa=t&rct=j&q=xilinx%20reset%20fpga&source=web&cd=2&sqi=2&ved=0CD4QFjAB&url=http%3A% 2F％2Fwww.xilinx.com％2Fsupport％2Fdocumentation％2Fwhite_papers％2Fwp272.pdf＆安培; EI = -IgSUcqVGKeayQHft4C4Cw＆安培; USG = AFQjCNEPfvDvKiP9sdSnTvnte4eNyMHt5w＆安培; BVM ... Austin Lesea主要工程师Xilinx San Jose |
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奥斯汀，
对不起，你还读过这个问题吗？ 我特地询问了V5中的ISERDES_NODELAY原语......手册说它的RESET是异步的，但它提到内部重定时用于CLK和CLKDIV域。 我相信ISERDES的V4也是如此。 我提到V4的原因是我在非连续时钟状态下使用ISERDES查看XAPP727中描述的设计，我很困惑如何重置才能正常工作。 谢谢， /米哈伊尔 |
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男，
如果说异步，则重置是异步的。 至于中断时钟，我不知道如何使用任何硬化块！ 我知道它不适用于DCM，PLL。 Austin Lesea主要工程师Xilinx San Jose |
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奥斯汀，
以下是文档（ug190）的摘录： 复位输入使CLK和CLKDIV域中所有数据触发器的输出异步驱动为低电平。 在CLK域中运行的ISERDES_NODELAY电路，其中时序是关键的，使用内部专用电路来重新定时RST输入，产生与CLK域同步的复位信号。 类似地，有一个专用电路来重新定时RST输入以产生与CLKDIV域同步的复位信号。 因为有ISERDES_NODELAY电路可以重新定时RST输入，所以只需要向RST输入提供复位脉冲，以满足CLKDIV频率域的时序要求。 因此，RST应该被驱动为高电平至少一个CLKDIV周期。 是否有可能让编写XAPP727的Marc Defossez发表评论？ 谢谢， /米哈伊尔 |
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非常感谢！
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主题ISERDES重置：
将重置应用于ISERDES是异步的。 释放ISERDES重置发生同步。 当ISERDES退出复位时，需要CLKDIV上升沿，然后是CLK的上升沿。 经验表明，应用于ISERDES的复位最好与逻辑中的CLKDIV同步。 好的做法： - 使用直接时钟连接时，BUFIO / BUFR。 产生CLKDIV同步复位的简单电路。 BUFIO = CLK和BUFR（除）= CLKDIV。 - 使用MMCM和/或IDELAY时，请等到LOCKED和RDY信号为高电平，然后再产生复位。 - 将MMCM用于CLK和CLKDIV时，在MMCM锁定后生成CLKDIV同步复位。 - 当使用MMCM用于CLK和CLKDIV并使用IDELAY时，在MMCM被锁定后生成CLKDIV同步复位.IDELAYCTRL组件就绪（RDY）。 |
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谢谢你帮助我。
这都是非常有价值的信息。 但是，您能否解释一下ISERDES复位应该如何在XAPP727中描述的4位TigerSHARC特色链路端口接收器的环境中工作？ ISERDES重置问题在那里被忽视了还是我在理解中遗漏了什么？ |
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只有小组成员才能发言，加入小组>>
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