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嗨,大家好,
我正在使用ML550板的参考设计(xapp856),它使用V5,XC5VLX50T,1136引脚,速度等级-1。 接收器侧的16个ISERDES执行1:4反序列化以产生64位的并行总线。 但是,该设计并不能保证位的正确连续性,即使它确实保证了字的对齐。 因此,例如,如果我从发送端发送0123456789ABCDEF,我将在接收端看到CDEF0123456789AB。 每个单词,例如0123,按顺序保留,但单词可以按任何顺序混乱。 所以我的问题是如何才能使单词的顺序正确? 参考设计提到ISERDES的BITSLIP功能不是一个选项,因为在初始化时不允许训练模式。 感谢您的任何想法和帮助, czhe |
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