完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
如上图所示，
下游芯片具有3.3V LVPECL输入电平。 但Virtex 5 FPGA的输出为2.5V LVPECL， 我们如何通过LVPECL接口连接两个设备？ 使用终端或电平转换芯片？ 或者是其他东西？ 非常感谢你！ |
|
|
|
|
|
Virtex-5 LVPECL_25特性
|
|
|
|
|
|
下游芯片（MAX3669）的LVPECL_33输入特性
|
|
|
|
|
|
我在想“交流耦合” - 一个小型串联电容器，但由于我从来没有这样做过，我不能给出详细的建议。
您是否尝试过搜索其余的Interwebs？ ------------------------------------------“如果它不起作用 模拟，它不会在板上工作。“ |
|
|
|
|
|
V5的IO级别无法调整。
我认为您可以运行IBIS仿真来找到最佳耦合电路。 你可以看看Xapp696。 它并不专注于您的问题，但它是一个很好的参考。 -------------------------------------------------- -------------------------------------------------- --------不要忘记回复，kudo，并接受为解决方案.---------------------------- -------------------------------------------------- --------------------------- |
|
|
|
|
|
感谢iguo和rcingham的建议。但是有没有一个电平转换芯片将LVPECL_25更改为LVPECL_33？
|
|
|
|
|
|
实际上，Maxim芯片的Vdiff定义是单个信号幅度的两倍。
根据这个定义，Virtex5的Vdiff为1.5V，而不是0.75V。 这意味着您可以容忍适应电压水平的网络中的显着衰减，并且可能是这样的：a）用两个50欧姆的戴维南等效电阻替换100欧姆电阻到0和3.3V，并将电阻分开到 供应以达到所需的Vcm。 这需要6个电阻器和 消耗一些电流，但工作到DC。 Maxim的芯片不适用于DC（从粗略看一下数据表，如果我错了就纠正我），所以使用AC couping，如已经建议的那样，可能是最便宜和最优雅的解决方案：选择拓扑和值 组件留给读者练习。 提示：在每个电容器之后安装一个50欧姆的戴维宁等效偏置到〜2V之后才会工作，但从功耗的角度来看并不理想（与6电阻器解决方案相同）。 但是，我不知道你是否关心权力。 这就是说，我认为Maxim芯片的接收器侧相当差，差分信号的一个优点是对共模不敏感（在合理范围内），只有保证低于典型值170mV的3.3V LVPECL相当低 接收器（如果Vcc为3.3V，则转换为1.81V）。 我已经习惯了100EL16，保证可以工作到Vcc-1.8V或Vcc-1.9V。 另一方面，您需要移动约0.8V，这与LVPECL信号的全摆幅相当，因此对于这种标准来说相当大。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2429 浏览 7 评论
2831 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2298 浏览 9 评论
3378 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2468 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1371浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
596浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
460浏览 1评论
2013浏览 0评论
738浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1262
评论
淘帖
2106
