完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
|
我是一个新鲜的FPGA，当我创建时序约束时，有一些东西
错了。 NgdBuild：455 - 逻辑网'Adc_Toplevel_Adc1 / Adc_Frm_inst / IntFrmClk_n' 有多个驱动程序：块上的引脚O. Adc_Toplevel_Adc1 / ADC_clk_inst / AdcClk_I_Bufio，类型为BUFIO，引脚 O块上的类型为Adc_Toplevel_Adc1 / Adc_Frm_inst / IntFrmClk_n1_INV_0 INV 怎么解决？谢谢 
0
|
|
相关推荐
2个回答
|
|
|
|
|
|
|
|
|
如果您无法解决问题，请发布Adc_Toplevel_Adc1模块的代码，也许我们可以帮助您解决问题。
请在询问之前先查询您的问题。如果有人回答您的问题，请在“接受为解决方案”标记该帖子。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的星）。 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2384 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2431 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
758浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
547浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
370浏览 1评论
1965浏览 0评论
684浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
837
评论
淘帖
3222
