[问答]

对哪些信号需要进行FPGA时序上的约束啊？

问答对人有帮助，内容完整，我也想知道答案 0 问一下啊，在写时序约束的时候，如何根据设计的要求进行时序上的约束啊，看了好多网上的资料，说的都是有关约束的一些原理。有没有那位大侠给个设计实例啊！ 1
2023-4-23 11:42:16　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报刘润生相关推荐 • 请教时序约束的方法 3221 • 关于时序约束，该怎么开始？ 10905 • 如何在FPGA设计环境中加入时序约束？ 1781 • FPGA的reset信号需要加什么SDC约束呢？ 1999 • FPGA实战演练逻辑篇48：基本的时序分析理论1 5256 • FPGA实战演练逻辑篇56：VGA驱动接口时序设计之3时钟约束 5498 • Spartan-3 DCM需要哪些时序分析约束？ 1494 • FPGA实战演练逻辑篇49：基本的时序分析理论2 3282 • FPGA实战演练逻辑篇61：CMOS摄像头接口时序设计1理想时序 4562 • OFFSET在2个FPGA之间的时序约束 1685 1个回答

答案对人有帮助，有参考价值 0 最常用的约束有IO管脚位置约束和电平幅度约束，这个很好理解，不多解释了。另外，就是对时钟网络约束。这个是很重要的。比如你的系统中，驱动的电路的时钟是27M的，那么你需要在约束文件中增加类似如下的约束语句 NET REF_CLK27M TNM_NET = REF_CLK27M_grp; TIMESPEC TS_REF_CLK27M = PERIOD REF_CLK27M_grp : 37ns HIGH 50 %; 这样的话，工具在布线的时候，就会知道这个时钟所驱动的所有网络必须满足至少27M速度的要求，占空比为50%。它会任意布线，就有可能出现信号翻转的很慢，或者延时很长，建立时间保持时间不足，在实际中造成timing错误。一般来说，十几兆以上的时钟网络最好都加类似的约束，在时钟上就可以了，工具会帮你把它所驱动的所有网络都加上约束的。另外，常用的约束还有delay，skew等。

2023-4-23 11:42:52 评论举报马祥