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嗨evrybody
在创建了vhdl文件之后，我进行了功能模拟，我得到了预期的结果，然后在实施程序之后，我去做了时间模拟，它给了我错误的结果，而不是我期望的，我看起来很周围，我发现PAR显示错误说 设计没有满足时间我期待时间分析支持和iget最短期限。 它确定我在时间限制（仅限期间）上修复它。 在下一次重新调整中，我没有看到任何关于设计的警告没有满足时间，然后我再次制作时序模拟结果与第一个不同，但仍然错误，因为我expec。 怎么知道我的约束是错还是错或我的代码有问题怎么回事？ 注意*：我使用SINGLE DATA RATE（正常时钟边沿）ididnt处理相同的设计有问题它在功能和时序仿真中都能正常工作。 但为了增加频率，我使用DOUBLE DATA RATE（时钟的两个边缘）实现相同的设计，从这里出现了问题。 
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嗨，请查看此ARhttp：//www.xilinx.com/support/answers/12819.htm
谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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