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3天内不再提示
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我在CZ7020-484引脚FPGA上出现了时钟放置错误。
我们在引脚V4，V5上放置了一个bufgds（差分时钟输入） 通过BUFIO时钟缓冲器。 Vivado抱怨错误消息12-1411说bufgds的位置与bufio的位置有冲突。 我不知道如何解决这个问题。 sombody可以提供一些提示吗？ 
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3个回答
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@abelardogd，
你能分享完整的错误信息吗？ 我只是用Google搜索并在此错误ID上找到了一条答案记录。 检查它是否有帮助： https://www.xilinx.com/support/answers/56006.html --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- |
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我不知道如何解决这个问题。
sombody可以提供一些提示吗？ 嗯....你不能...... 对BUFIO的唯一（*）访问来自具有时钟功能的I / O引脚。 您选择的引脚不是SRCC或MRCC引脚，因此它们无法访问BUFIO - 它根本无法完成。 （*在同一时钟区域，MMCM的前4个输出时钟也可以访问高性能时钟路径，但这对您没有帮助......） 如果您的电路板已经设计好这些引脚上的时钟，那么您可能遇到了麻烦。 真的没有办法访问BUFIO，所以你必须使用CLOCK_DEDICATED_ROUTE = FALSE的BUFG，这将给你绝对可怕的时序特性 - 如果你的接口运行超过200-300Mbps，这几乎肯定不会 能够静态实施...... Avrum |
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@abelardogd，
你对这个帖子有任何跟进查询吗？ 希望来自@ avrumwwas的共享信息对您有所帮助。 问候， 赛义德 -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- |
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