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据我所知，Xilinx建议采用SEM来减轻SEU对7系列FPGA的影响。
但Artix-7 FPGA不支持ISE 14.2中的SEM，这与Xilinx的建议（http://www.xilinx.com/products/intellectual-property/SEM.htm）相矛盾。 那么，我如何减轻SEU对Artix-7 FPGA的影响呢？ 谢谢 handoujack 
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4个回答
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您可以使用Synopsys Synplify Premier使用Tripple Modular Redundancy（TMR）和Safe（灰色返回已知状态）FSM编码自动合成您的设计部分。
或者，如果您的环境/可靠性规格足够低（如果您使用的是Artix-7设备，则希望如此......）您可以在记忆中实现EDAC（例如外部简化汉明/或内置ECC）。 您的设计并使用手动TMR选择性地硬化关键电路。 所需的确切ECC（SEC / DEC vs RSS）当然取决于您是否使用内置，外部SRAM / DDR或NVM以及您设计的辐射环境。 问候， EAI-Design.com - 数字设计黄金法则：如果没有经过测试 - 它破碎了。 |
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最新版本的ISE 14.6支持Artix设备的SEM IP。
请尝试使用最新版本的工具 -------------------------------------------------- ---------------------------------------------请将帖子标记为 如果提供的信息能够回答您的问题/解决您的问题，请“接受为解决方案”。给予您认为有用的帖子。 |
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不是直接的。
但是，如果你TMR整个逻辑区域[时钟，luts，触发器，brams等]然后紊乱到一个区域配置锁存器不会总是影响其他区域，所以你获得一定程度的保护。 但是，您需要确保在区域之间不使用共享资源，包括交换矩阵和路由。 最后，在配置存储器中将存在多个单点故障，例如 SEFI所以最好还要继续擦除配置存储器并在配置帧上执行连续的ECC [例如 通过ICAP]。 EAI-Design.com - 数字设计黄金法则：如果没有经过测试 - 它破碎了。 |
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只有小组成员才能发言，加入小组>>
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