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我收到一个错误,我不明白在简单的代码中有什么不对。 它将帮助我进一步了解有关VHDL的更多信息:[DRC 23-20]规则违规(LUTLP-1)组合循环 - 1个LUT单元组成一个组合循环。 这可能会造成竞争条件。 时序分析可能不准确。 首选的解决方案是修改设计以移除组合逻辑循环。 要为具有组合逻辑循环的设计(不推荐)创建比特流,请使用以下命令:set_property SEVERITY {Warning} [get_drc_checks LUTLP-1]。 注意:使用Vivado运行基础结构(例如,launch_runs Tcl命令)时,将此命令添加到.tcl文件,并将该文件添加为执行运行的write_bitstream步骤的预挂钩。 design_1_i / TDC_EvaluationSignal_0 / U0 / StopSignal_INST_0。输出进入LVDS缓冲区。 并且ref时钟从PS运行。 码: 实体TDC_EvaluationSignal是 端口(RefClk:在STD_LOGIC; StopSignal:输出STD_LOGIC; TDCrefClk:out STD_LOGIC); 结束TDC_EvaluationSignal; 体系结构TDC_EvaluationSignal的行为是 signal StopSignalReg:STD_LOGIC:='0'; 信号TDCrefClkReg:STD_LOGIC:='0'; signal counterReg:integer:= 0; 开始 Generateclock:进程(RefClk)开始 if(RefClk ='1')然后 然后TDCrefClkReg = 1和RefClk ='1') counterReg 谢谢 最好的祝福 |
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3个回答
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@msh,
组合循环是组合逻辑,无需寄存器即可反馈给自身。 最简单的例子是一个逆变器,其输出反馈到输入端,产生一个振荡器。 我能够使用共享的RTL代码复制相同的DRC。 您需要修改代码以避免回送。 --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用,请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- 在原帖中查看解决方案 |
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@msh,
组合循环是组合逻辑,无需寄存器即可反馈给自身。 最简单的例子是一个逆变器,其输出反馈到输入端,产生一个振荡器。 我能够使用共享的RTL代码复制相同的DRC。 您需要修改代码以避免回送。 --Syed -------------------------------------------------- -------------------------------------------请注意 - 请标记答案 如果提供的信息有用,请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- ------------------- |
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您的过程看起来像是为了模拟而编写的。
在这里你有例如: Generateclock:process(RefClk)beginif(RefClk ='1')然后 对于模拟,这意味着该过程仅在RefClk更改时运行。 对于综合,过程灵敏度列表基本上被忽略,这意味着您需要明确告诉编译器您希望仅在时钟边缘执行操作,例如: Generateclock:process(RefClk)beginif(RefClk'event和RefClk ='1')然后 如果没有明确的边缘检测要求,则将该过程视为组合,然后是下一个语句: TDCrefClkReg |
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只有小组成员才能发言,加入小组>>
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