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我正在使用vivado 2014.3，MIG 7 ddr3 verilog IP，内存时钟400MHz，用户时钟200 MHz，ddr数据宽度64位，AXI数据宽度128位。
在我的系统中，我们有微型激光器，AXI互连，DDR3和我们的IP模块，我们可以进行功能级仿真。 但是在得到bitfile之后，我们已经编写了Kintex705评估板，我们没有得到init_calib_complete信号，我们已经添加了调试信号用于debuging，我们也得到dbg_phaselock_err在dbg_phaselock_start之后变为活动状态。我们不知道如何继续，请 帮助我们如何解决电路板中的DDR3校准问题。 
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3个回答
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你好@ sikkandar
你在内存中探测DQS信号了吗？ 您是否在DQS上看到连续的脉冲流？ 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
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@sikkandar
如果是KC705程序位文件从下面链接读取下载文件夹并检查校准是否通过以排除任何板级问题 https://secure.xilinx.com/webreg/clickthrough.do?cid=370268&license=RefDesLicense&filename=rdf0186-kc705-mig-c-2014-3.zip&languageID=1 如果校准文件，我怀疑在您自己的设计中引脚分配和其他设置是否正确 请通过以下链接并验证您的MIG配置和fllow以及zip上方的引脚排列。 https://secure.xilinx.com/webreg/clickthrough.do?cid=370263&license=RefDesLicense&filename=xtp196-kc705-mig-c-2014-3.pdf&languageID=1 希望这可以帮助 -Vanitha -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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感谢vanitha，我们已经下载了位文件并在我们的主板上试过，它工作正常，使用相同的方法我们修改了IO引脚约束和系统时钟输入，现在我们可以在系统设置中看到init校准。
谢谢你的帮助。 谢谢 Sikkandar |
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