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亲爱的先生
Vivado：v2016.4 装置：Artix-7 我尝试在Vivado中使用MIG设计DDR3 SODIMM接口。 但是，MIG只生成一对ddr_ck。 我认为DDR3 SODIMM需要2对ddr_ck，如ddr_ck0和ddr_ck1。 我该如何生成2对ddr_ck？ 谢谢。 
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你好
在MIG生成期间您选择哪个内存部分？ 双时钟仅针对双列内存模块生成，而单列内存模块仅生成单时钟。 问候， 萨蒂什 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- 在原帖中查看解决方案 |
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你好
在MIG生成期间您选择哪个内存部分？ 双时钟仅针对双列内存模块生成，而单列内存模块仅生成单时钟。 问候， 萨蒂什 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
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