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您好,我已经在vivado中创建了一个项目,其中我正在使用costum创建的块,并在其中启动了fifo生成器。
块接收来自FMC连接器的28位数据,对于fifo,有一个写时钟也来自FMC,时钟是外部的,对于fifo的读操作,有zynq ps的内部时钟。 当我在设计综合中制作外部源和时钟信号“外部端口”和“I / O规划”时,我为它们分配了适当的引脚编号,以便与FPGA相对应。 我得到了以下错误。 我不知道问题是什么,我怎么能管理它。 项目快照被附上以供参考。 以及引脚分配。 任何有关这方面的帮助将受到高度赞赏。 谢谢 [DRC 23-20]规则违规(NSTD-1)未指定的I / O标准 - 71个逻辑端口中的71个使用I / O标准(IOSTANDARD)值'DEFAULT',而不是用户指定的特定值。 这可能导致I / O争用或与电路板电源或连接不兼容,从而影响性能,信号完整性或在极端情况下导致设备或其所连接的组件受损。 要更正此违规,请指定所有I / O标准。 除非所有逻辑端口都定义了用户指定的I / O标准值,否则此设计将无法生成比特流。 要允许使用未指定的I / O标准值创建比特流(不推荐),请使用以下命令:set_property SEVERITY {Warning} [get_drc_checks NSTD-1]。 注意:使用Vivado运行基础结构(例如,launch_runs Tcl命令)时,将此命令添加到.tcl文件,并将该文件添加为执行运行的write_bitstream步骤的预挂钩。 问题端口:m_axis_tstrb [3:0],m_axis_tdata [31:0],ext_clk,m_axis_tready,m_axis_tvalid,m_axis_aresetn,m_axis_aclk,ext_data [27:0],full,m_axis_tlast。 |
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1个回答
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你好@ sheelanch
检查此threadhttps://forums.xilinx.com/t5/General-Technical-Discussion/I-O-Standards-Usage/td-p/654935 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
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