怎么在spartans 3e中使用LVDSIO？

嗨，
我需要在spartans 3e中使用LVDSIO。
我对lvdsio的看法有两个输入p＆amp;
n和1输出，所以我们可以将它与缓冲区一起用作比较器。
当我找到下面的代码来提示LVDSIO时，我正在阅读guid。
它有不同的输入输出形式的问题。
任何想法 ？！！！
请参阅图片了解更多详情。
库IEEE;使用IEEE.std_logic_1164.all; - 库unisim; - 使用unisim.vcomponents.all;实体LVDSIO isport（CLK，DATA，tin：在STD_LOGIC中; IODATA_p，IODATA_n：inout STD_LOGIC; Q_p，Q_n：out STD_LOGIC
）;结束LVDSIO; LVDSIO的体系结构BEHAV是 - 删除以下组件声明 - 如果使用XST或synplifycomponent IBUF_LVDS是端口（I：在STD_LOGIC中; O：输出STD_LOGIC）;结束组件;组件OBUF_LVDS是端口（I：in）
STD_LOGIC; O：out STD_LOGIC）;结束组件;组件IOBUF_LVDS是端口（I：在STD_LOGIC中; T：在STD_LOGIC中; IO：输入STD_LOGIC; O：输出STD_LOGIC）;结束组件;组件INV是端口（I：在STD_LOGIC中;
O：out STD_LOGIC）;
结束组件;组件IBUFG_LVDS是端口（I：在STD_LOGIC中; O：输出STD_LOGIC）;结束组件;组件BUFG是端口（I：在STD_LOGIC中; O：输出STD_LOGIC）;结束组件;信号iodata_in：std_logic;信号iodata_n_out：std_logic
; signal iodata_out：std_logic; signal DATA_int：std_logic; signal Q_p_int：std_logic; signal Q_n_int：std_logic; signal CLK_int：std_logic; signal CLK_ibufgout：std_logic; signal Tin_int：std_logic; beginUI1：IBUF_LVDS port map（I => DATA，O =>
DATA_int）; UI2：IBUF_LVDS端口映射（I => Tin，O => Tin_int）; UO_p：OBUF_LVDS端口映射（I => Q_p_int，O => Q_p）; UO_n：OBUF_LVDS端口映射（I => Q_n_int，O =
> Q_n）; UIO_p：IOBUF_LVDS端口映射（I => iodata_out，T => Tin_int，IO => iodata_p，O => iodata_in）; UIO_n：IOBUF_LVDS端口映射（I => iodata_n_out，T => Tin_int，IO =>
iodata_n，O => open）; UINV：INV端口映射（I => iodata_out，O => iodata_n_out）; UIBUFG：IBUFG_LVDS端口映射（I => CLK，O => CLK_ibufgout）;
UBUFG：BUFG端口映射（I => CLK_ibufgout，O => CLK_int）; My_D_Reg：进程（CLK_int，DATA_int）beginif（CLK_int'event和CLK_int ='1'）然后Q_p_int结束if;结束进程;
- 结束My_D_Regiodata_out Q_n_int结束BEHAV;