完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛
1333
|
嗨我在vhdl中使用LVDS做比较器，但我不明白它为什么不运行。
有人可以帮助我改进我的代码。 谢谢。 这是我的代码下面 实体IO是端口（INPUT：在STD_LOGIC中; OUTPUT：输出STD_LOGIC; VREF：在STD_LOGIC中; VREFOUT：输出STD_LOGIC; OUTF：输入STD_LOGIC）; 结束IO; 架构行为的IO是 组件IBUF_LVDS是PORT（I：IN STD_LOGIC; O：OUT STD_LOGIC）;结束组件; 组件OBUF_LVDS是PORT（I：IN STD_LOGIC; O：OUT STD_LOGIC）; 最终组件; signal INPUtint：std_logic; signal VREFint：std_logic; signal O1int：std_logic; signal O2int：std_logic; 开始 UI1：IBUF_LVDS端口映射（I => INPUT，O => INPUTint）; UI2：IBUF_LVDS端口映射（I => VREF，O => VREFint）; UO1：OBUF_LVDS端口映射（I => O1int，O => OUTPUT） ; UO2：OBUF_LVDS端口映射（I => O2int，O => VREFOUT）; 进程（O1int，O2int，OUTF）开始if（O1int> O2int）那么OUTF，否则OUTF结束if; 结束过程; 结束行为; 
0
|
|
相关推荐
4个回答
|
|
|
你有模拟吗？
我不是VHDL专家，但据我所知，你正在使用O1int和O2int作为OBUF_LVDS组件的输入，并且你将它们用作比较的输入 - 但你实际上从未为它们分配值 。 |
|
|
|
|
|
|
|
|
|
|
|
这是实现设计中的错误：
Pack：2908 - I / O组件“VREFOUT”具有非法的IOSTANDARD值。 IOB18组件配置为使用单端信令，不能使用差分IOSTANDARD值LVDS。 解决此问题的两种方法是：1）将IOSTANDARD值更改为单端标准。 2）通过实例化差分I / O缓冲区来纠正I / O连接。 |
|
|
|
|
|
您针对此设计的设备是什么？
-------------------------------------------------- -------------------------------------------------- ----------------没有一个愚蠢的问题。 随意问，但快速搜索，以确保它还没有得到解答。 保持对话，获得Kudos和Accept Solution。 -------------------------------------------------- -------------------------------------------------- ------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2374 浏览 7 评论
2790 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2257 浏览 9 评论
3331 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2422 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
747浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
533浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
356浏览 1评论
750浏览 0评论
1951浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
评论
淘帖
1299
