完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,
我已经在planahead中实现了一个非常简单的设计(有三个模块)。 两个模块在经过一些计算后将值发送到第三个模块,该模块通过UART发送数据。 这是在virtex-7板上完成的,特别是XC7VX485T-2FFG1761。 我能够放置和路由设计,并且隔离验证工具(IVT)在用户约束文件(UCF)上运行,该文件没有返回任何警告或错误(生成的位文件也没有任何警告或错误!!!!) 。 我遇到的唯一问题是,当我在NCD设计上运行隔离验证工具(IVT)时,验证失败。 报告显示错误,说我的设计没有完全放置和布线(当PAR说没有任何电线未布线时)! 我附上了报告。 使用ISE 14.7放置并布置设备并在板上运行它并没有问题它给了我期望它给出的结果。 我使用的planahead的版本是14.7(如果这有助于反正!) 先谢谢你!!! 问候, Manasa top_module_ncd.rpt 211 KB |
|
相关推荐
3个回答
|
|
男,
阅读日志。 您需要更正错误,以便完成布局和布线(并创建比特流)。 必须有错误,因为IVF找不到完成的设计(或者您的工具正在查看错误的文件)。 Austin Lesea主要工程师Xilinx San Jose 在原帖中查看解决方案 |
|
|
|
男,
阅读日志。 您需要更正错误,以便完成布局和布线(并创建比特流)。 必须有错误,因为IVF找不到完成的设计(或者您的工具正在查看错误的文件)。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2384 浏览 7 评论
2800 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2264 浏览 9 评论
3336 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2431 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
758浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
547浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
369浏览 1评论
1965浏览 0评论
684浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-25 12:06 , Processed in 1.330010 second(s), Total 83, Slave 66 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号