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我正面临着Artix-7的问题。
我们的设计采用带有CMOS（LVCMOS25）输出的ADC，通过CMOS缓冲器与Artix-7 XC7A200T（FFG1156）连接。 我们的ADC为16位，130 MSP连接到同一存储区的用户I / O引脚。 由于某种原因，与ADC的数字化数据引脚接口的FPGA的一些用户I / O引脚被损坏。 我们已经生产了6块FPGA板，所有这些板都在相同的引脚上出现问题。 我已经确定： - 损坏的用户I / O引脚的钳位二极管运行良好（我测量过） - 为LVCMOS25和上拉设置了正确的FPGA配置 - 即使在损坏的用户I / O引脚上将输入电压设置为逻辑电平“0”，我也始终读取逻辑电平1 - TVCCO2VCCAUX期间VCCO和VCCaux的上电/掉电顺序正常，电压电平远远超过2.625伏 - 用户I / O引脚的所有输入电压都在0伏和2.5伏的限制范围内。 即使在用高电压驱动输入的情况下，CMOS缓冲器驱动的峰值电压也不能提供足够的电流来损坏输入缓冲器，因为钳位二极管将保护I / O（记住我说损坏的引脚有 钳位二极管工作正常） - 我已将损坏的用户I / O引脚设置为输入，输出，上拉，下拉，不同的电压电平，但它们不工作且始终设置为逻辑电平“1”。 问题： - 考虑到我有16个相同的LVCMOS25输入，其中有2个是由于某种原因被损坏，您是否有可能对用户I / O引脚造成损害的建议？ - 我可以访问内部用户i / o引脚电气方案吗？ - 接地问题是否会损坏用户io引脚？ - 有没有人报告过类似的问题？ 问候 拉斐尔男爵 
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5个回答
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我的意见/回答你的问题：
问：奥斯汀 - “离地二极管怎么样？IO晶体管既有二极管到Vcco，也有一个二极管从地面作为其内部结构的一部分。” R：两个都没问题。 问：奥斯汀 - “你有什么要求？如果你想看原理图，答案是否定的，我们不会与任何人讨价还价。你检查过IO的信号整合吗？过冲？下冲？有绝对最大值 过冲和下冲都需要观察到的值。“ R：Allour信号完全在绝对最大额定值之内。在损坏之前i / os的高频行为是可以的，并且在损坏之后有很多反射（如预期的那样）。 我的新问题： I）ADC和FPGA在不同的电路板上。 但是，只有内部走线将ADC连接到FPGA。 由此我得出结论，用户i / o引脚上没有直接的ESD事件。例如，用户i / O是否可能因VCCO上的某些ESD事件而造成损坏？ II）高频反射模式能否告诉我FPGA用户i / o引脚内部发生了什么？ （我需要你的帮助，因为我没有访问用户的i / o原理图）。 我可以从高频反射模式中得出有关ESD损坏的结论吗？ 最好的祝福， 拉斐尔男爵 |
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问：gszakacs：ADC和FPGA是否在同一块电路板上？
（如果没有，ESD可能是一个很好的猜测） R：不，他们在不同的董事会。 问：gszakacs：ADC和FPGA组（带有故障引脚）是否由相同的2.5V电源供电？ （如果没有，如果ADC首先上电，则上电排序可能是一个问题） R：是的。 我测量了电量，没关系。 问：gszakacs：工作和非工作引脚之间有一些共同点吗？ 例如 失败的引脚在一个银行上，工作在另一个银行的引脚上。 R：同一ADC的16位+ clk位于同一FPGA bank上。 我试图找出一些问题，但我找不到相关性。 实际上，我的ADC卡有4个高速ADC，问题总是发生在同一个通道上。 每个ADC都连接到不同的FPGA bank。 问：gszakacs：失败的引脚在开始失败之前会工作一段时间吗？ R：是的。 我们已经生产了6张FPGA卡，其中一些卡需要3个月才能完成。 |
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R，
I）例如，用户i / O是否可能因VCCO上的某些ESD事件而造成损坏？ 是 II）高频反射模式能否告诉我FPGA用户i / o引脚内部发生了什么？ （我需要你的帮助，因为我没有访问用户的i / o原理图）。 我可以从高频反射模式中得出有关ESD损坏的结论吗？ 我不明白：信号完整性是好的（匹配，没有过度拍摄，没有拍摄不足），或者不是。 如果匹配正确，则信号不会造成任何损害。 如果不是，那么查看信号（或模拟它们）会显示过冲和欠射，并且该值会告诉您是否损坏了IO引脚。 ESD本身是高频（5-50 GHz），并且可以完成任何事情。 可以通过屏蔽来保护它。 直接接触ESD源需要隔离保护，因为直接撞击FPGA肯定是致命的，无论IO电路布置如何。 Austin Lesea主要工程师Xilinx San Jose |
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嗨奥斯汀，
谢谢您的意见。 重新提出我的问题： II）高频反射模式能告诉我损坏的FPGA用户i / o引脚上发生了什么吗？ 我可以得出关于用户i / o引脚可能的ESD损坏的结论，只是看反射模式？ 我想告诉你，我想看看受损针脚的反射模式（正反射或负反射），并找到一些有用的信息，了解它上面发生了什么。 有测试建议吗？ |
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R，
它失败后总是夹在Vcco的事实告诉我没有什么可学的。 它现在已经损坏了。 它与Vcco短路意味着pmos上拉FET的源极 - 漏极被烧毁。 这意味着大的超调量，远远超出绝对最大额定值（例如瞬间短路至12伏特）。 或者可能连接到之前充电到数十（或数百）伏特的长电缆，正极。 在损坏之后，撕开它并在微观镜下观察它将识别它是ESD还是电过应力。 ESD会留下小陨石坑和爆炸碎片。 电气过应力通常不那么剧烈。 但是，我怀疑你想微观切片，微米级，微米级，找到损害（老实说，除非有一个非常好的理由，否则我们不会这样做）。 更重要的是：你能说这部分从来没有被错误处理过吗？ 从未接触过ESD？ 切勿插入具有未知（或不同）电位的带电电缆或具有不同接地回路的系统？ 如果上述任何一种情况都可能发生，那么损害很可能是预期的。 如果以上都不可能，并且信号完整性是完美的，那么它们就不会失败。 因此，上面列出的任何一个坏事都发生了，或者引脚具有可怕的（不可接受的）信号完整性（过冲，欠射远远超出可接受的限制）。 Austin Lesea主要工程师Xilinx San Jose |
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