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不，当用作用户IO时，配置规范将不适用于多用途引脚。
您需要在系统时钟中指定约束。 您可以根据IO标准和PCB接口对I / O进行IBIS仿真，以了解IO性能。 --Krishna |
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嗨克里希纳，
感谢您的信息。 我们使用配置为用户IO的地址引脚。 在数据表中，我们可以获得数据引脚的建立和保持时间要求，但无法找到地址引脚的时序要求。 从配置指南中，我们了解地址引脚也可用于数据。 那么地址引脚的时序要求应该与数据的时序要求相同吗？ |
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如第6篇文章所述，一旦将设计加载到设备中，I / O时序就不再固定，取决于您的设计。
您必须使用ISE或Vivado中的时序分析工具来确定I / O时序。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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只有小组成员才能发言，加入小组>>
2416 浏览 7 评论
2821 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2292 浏览 9 评论
3372 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2459 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
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请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
581浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
447浏览 1评论
2002浏览 0评论
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