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嗨，
检查是否应用了正确的输入。 如果testbench涵盖了所有场景，那么问题就在于UUT。 谢谢，Anusheel ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - - 搜索 在论坛上发布查询之前，与您的设备和工具相关的文档/答案记录。搜索相关论坛并确保您的查询不会重复。请将帖子标记为“接受为解决方案”，以防它有助于解决您的查询。帮助 回答 - >给予Kudos --------------------------------------------- -------------------------------------------------- 在原帖中查看解决方案 |
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嗨，
附加模拟结果的快照，此线程没有附加Verilog文件。 谢谢，Anusheel ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - - 搜索 在论坛上发布查询之前，与您的设备和工具相关的文档/答案记录。搜索相关论坛并确保您的查询不会重复。请将帖子标记为“接受为解决方案”，以防它有助于解决您的查询。帮助 回答 - >给予Kudos --------------------------------------------- -------------------------------------------------- |
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嗨，
您的设计中包含以下代码： IF state = output_enable OR state = set_WR_low THEN D_out Give Kudos ----------------------------------------------- ------------------------------------------------ |
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嗨，
检查是否应用了正确的输入。 如果testbench涵盖了所有场景，那么问题就在于UUT。 谢谢，Anusheel ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - - 搜索 在论坛上发布查询之前，与您的设备和工具相关的文档/答案记录。搜索相关论坛并确保您的查询不会重复。请将帖子标记为“接受为解决方案”，以防它有助于解决您的查询。帮助 回答 - >给予Kudos --------------------------------------------- -------------------------------------------------- |
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