完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，
检查是否应用了正确的输入。 如果testbench涵盖了所有场景，那么问题就在于UUT。 谢谢，Anusheel ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - - 搜索 在论坛上发布查询之前，与您的设备和工具相关的文档/答案记录。搜索相关论坛并确保您的查询不会重复。请将帖子标记为“接受为解决方案”，以防它有助于解决您的查询。帮助 回答 - >给予Kudos --------------------------------------------- -------------------------------------------------- 在原帖中查看解决方案 |
|
|
|
|
|
嗨，
附加模拟结果的快照，此线程没有附加Verilog文件。 谢谢，Anusheel ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - - 搜索 在论坛上发布查询之前，与您的设备和工具相关的文档/答案记录。搜索相关论坛并确保您的查询不会重复。请将帖子标记为“接受为解决方案”，以防它有助于解决您的查询。帮助 回答 - >给予Kudos --------------------------------------------- -------------------------------------------------- |
|
|
|
|
|
|
|
|
|
|
|
嗨，
您的设计中包含以下代码： IF state = output_enable OR state = set_WR_low THEN D_out Give Kudos ----------------------------------------------- ------------------------------------------------ |
|
|
|
|
|
|
|
|
|
|
|
嗨，
检查是否应用了正确的输入。 如果testbench涵盖了所有场景，那么问题就在于UUT。 谢谢，Anusheel ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - - 搜索 在论坛上发布查询之前，与您的设备和工具相关的文档/答案记录。搜索相关论坛并确保您的查询不会重复。请将帖子标记为“接受为解决方案”，以防它有助于解决您的查询。帮助 回答 - >给予Kudos --------------------------------------------- -------------------------------------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
3115 浏览 7 评论
3405 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2870 浏览 9 评论
3961 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
3055 浏览 15 评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
1324浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
1166浏览 1评论
/9 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
2482
评论
淘帖
2797
