[问答]

CYCLONE IV FPGA想用JTAG口编程FLASH，提问关于MSEL的BANK区为1.8V时的配置问题

问答对人有帮助，内容完整，我也想知道答案 0 CYCLONE IV FPGA 想用JTAG口编程FLASH，MSEL所在BANK被用于DDR，IO电压为1.8V，手册的配置方案表中AS模式的配置电压标准没有1.8V。是否可以理解成在JTAG方式下（桥接AS接口）编程FLASH（下载.jic文件）时，MSEL这几个配置引脚直接拉低就可以，不需要配置成AS模式？谢谢大家！ 0 已退回3积分
2019-3-21 10:24:44　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报黄宇相关推荐 • FPGA PLL输出的时钟信号电压是多少？各位大侠赐教啊！ 6584 • JTAG电平为7K325TFF990 2295 • AD9467输出电平标准为LVDS，是否支持连接FPGA BANK1.8V？ 249 • CPU/FPGA接口是1.8V，如果将VCCO_2连接到1.8V，FPGA能否正确配置？ 3143 • Xilinx Virtex 5 FPGA可以接受逻辑电平0/1.8V的输入吗 4769 • ADS4249EVM使用的1.8V的COMS型数据输出，可以接到bank电压是3.3V的FPGA上使用吗？ 56 • CPLD XC2C384和Virtex-7 FPGA中的单JTAG如何配置 956 • cyclone iv 关于nCONFIG引脚上电后能够持续多久低电平的问题。 5695 • 如何将CFGBVS设置为GND并且我使用主SPI配置模式 1833 • 当Vcco为1.8V时，是否可以产生输出差分时钟/数据？ 2184 2个回答

答案对人有帮助，有参考价值 0 一般拉低就行

2019-3-21 15:59:42 评论举报李泽明

答案对人有帮助，有参考价值 0 貌似应该理解错了，所谓的配置电压标准指的是AS的配置引脚电压标准，也就是BANK1中的几个引脚，并非MSEL……

2019-3-26 23:26:05 评论举报黄宇