完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
使用FPGA编辑器来最小化互连延迟是最后(有点绝望)的手段。
您是否尝试过所有推荐的(更容易重复的)减少关键路径延迟的方法? 这些方法包括: 重新构建数据路径逻辑 增加流水线 增加了平行度 时间限制 引脚分配 位置限制 时钟设计优化 对您的设计和设计目标的一些描述会很有帮助。 - 鲍勃埃尔金德 签名:新手的自述文件在这里:http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结:1。 阅读手册或用户指南。 你读过手册了吗? 你能找到手册吗?2。 搜索论坛(并搜索网页)以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题,开始新的主题!5。 学生:复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息(请与网页,数据表链接).7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章,那么我一无所获。 |
|
|
|
|
|
|
|
嗨,
与“流水线”一起,您可以在以下白皮书中找到一些好的设计实践 http://www.xilinx.com/support/documentation/white_papers/wp231.pdf 谢谢 Shreyas -------------------------------------------------- --------------------------------------------尝试搜索你的答案 在发布新主题之前,在论坛或xilinx用户指南/答复记录中发布问题。 请注意 - 如果提供的信息解决了您的问题,请将答案标记为“接受为解决方案”。给予您认为有帮助且回复导向的帖子给予荣誉(左侧提供的星标).---------- -------------------------------------------------- ---------------------------------- -------------------------------------------------- --------------------------------------------尝试搜索你的答案 在发布新帖子之前在论坛或xilinx用户指南中发出问题。请注意 - 如果提供的信息解决了您的问题,请将答案标记为“接受为解决方案”。给予您认为有用的帖子给予荣誉(右边提供的星号) 并回复.---------------------------------------------- ------------------------------------------------ |
|
|
|
流水线操作意味着在数据路径中添加额外的注册阶段,具有聪明和理解。
额外的寄存器级允许寄存器级之间的延迟更短。 这允许寄存器(和整个数据路径)以更高的频率计时。 这是一个例子 - 串行: 需要添加8个注册的64位操作数。 Z = A + B + C + D + E + F + G + H. 1级逻辑=> AB = A + B. 2级逻辑=> ABC = AB + C. 3级逻辑=> ABCD = ABC + D. 4级逻辑=> ABCDE = ABCD + E. 5级逻辑=> ABCDEF = ABCDE + F. 6级逻辑=> ABCDEFG = ABCDEF + G. Level7 logic => Z = ABCDEFG + H. 结果Z已注册。 总延迟为7.时钟周期为7。 并行非流水线: 需要添加8个注册的64位操作数。 Z = A + B + C + D + E + F + G + H. 1级逻辑=> AB = A + B,CD = C + D,EF = E + F,GH = G + H. 2级逻辑=> ABCD = AB + CD,EFGH = EF + GH 3级逻辑=> Z = ABCD + EFGH 结果Z已注册。 总延迟为3.时钟周期为3。 流水线: 需要添加8个注册的64位操作数。 Z = A + B + C + D + E + F + G + H. 1级逻辑=> AB = A + B,CD = C + D,EF = E + F,GH = G + H. 注册AB,CD,EF,GH 2级逻辑=> ABCD = AB + CD,EFGH = EF + GH 注册ABCD,EFGH 3级逻辑=> Z = ABCD + EFGH 结果Z已注册。 总延迟为3.时钟周期为1。 这有意义吗? 关于流水线问题,网上有大量的描述材料。 - 鲍勃埃尔金德 签名:新手的自述文件在这里:http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结:1。 阅读手册或用户指南。 你读过手册了吗? 你能找到手册吗?2。 搜索论坛(并搜索网页)以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题,开始新的主题!5。 学生:复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息(请与网页,数据表链接).7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章,那么我一无所获。 |
|
|
|
|
|
|
|
我没有得到Parallel Non-pipelined和pipelined之间的任何区别。
一个只在结果中注册。 另一个在延迟的每个中间阶段都有寄存器。 在我提供的示例中,这表现在两者之间的时钟周期的差异。 - 鲍勃埃尔金德 签名:新手的自述文件在这里:http://forums.xilinx.com/t5/New-Users-Forum/README-first-Help-for-new-users/td-p/219369总结:1。 阅读手册或用户指南。 你读过手册了吗? 你能找到手册吗?2。 搜索论坛(并搜索网页)以寻找类似的主题。 不要在多个论坛上发布相同的问题。 不要在别人的主题上发布新主题或问题,开始新的主题!5。 学生:复制代码与学习设计不同.6“它不起作用”不是一个可以回答的问题。 提供有用的详细信息(请与网页,数据表链接).7。 您的代码中的评论不需要支付额外费用。 我没有支付论坛帖子的费用。 如果我写一篇好文章,那么我一无所获。 |
|
|
|
只有小组成员才能发言,加入小组>>
2379 浏览 7 评论
2794 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2261 浏览 9 评论
3335 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2427 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
755浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
543浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
364浏览 1评论
1960浏览 0评论
681浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-22 00:37 , Processed in 1.363927 second(s), Total 86, Slave 70 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号