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电子发烧友论坛|
嗨，
在virtex 7 FPGA中，可以将LVDS_25输出直接连接到Vcco 1.8V的HP bank。 由于内部差分端接不能像Virtex 7直流和交流特性数据表中所述那样使用，有没有办法解决这个问题或者需要提供任何外部端接？ 
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3个回答
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S，
LVDS是一种标准。 使用的Vcco并不重要。 共模电压和差分电压与任何允许的Vcco相同。 这就是标准有用的原因。 Austin Lesea主要工程师Xilinx San Jose |
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嗨，
对于输出我认为你可以直接连接，输入按照链接 http://www.xilinx.com/support/answers/41408.htm http://www.xilinx.com/support/answers/43989.htm 希望这可以帮助 问候， Vanitha -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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satya.es44写道：
在virtex 7 FPGA中，可以将LVDS_25输出直接连接到Vcco 1.8V的HP bank。 是 - 但是......确保OUTPUT FPGA具有在配置期间FLOATS输出的神奇设置。 否则，在FPGA配置时，输出将上拉至2.5V，这对1.8V输入非常不利。 ----------------------------是的，我这样做是为了谋生。 |
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